组合逻辑电路描述-Read.PPTVIP

设计描述 从16位乘法器的设计谈起 组合逻辑电路描述 组合逻辑电路描述 同步时序逻辑电路的时钟频率直接取决于组合通路（包括数据通路、控制通路）的延迟时间； 在深亚微米工艺条件下，组合逻辑通路的延迟时间与组合逻辑通路的延迟级数（即逻辑级数）密切相关； 降低组合逻辑通路的逻辑级数成为组合通路设计优化的关键因素； 组合逻辑电路的功耗及其所占用的芯片面积直接与电路中的单元数目、逻辑连线数目相关； 减少组合逻辑电路实现所需的单元及连线数目成为组合逻辑电路设计优化的重要因素。 组合逻辑电路描述 描述要点： 避免引入不必要的Latch器件； 注意HDL描述所对应的硬件结构： 尽量降低逻辑级数； 尽量减少所需的逻辑器件的数目； 注意硬件的共享 注意描述结构中信号敏感表的完整性和冗余性； 组合逻辑电路描述 避免出现不必要的Latch Latch的作用是什么？ Latch本身是一种时序控制的存储器件； Latch主要用来保持或存储一段时间不改变的数据； Latch 一般受电平控制； Latch 还可能会受到使能信号控制。 什么情况下会引入Latch？ 条件或分支语句中，对信号赋值说明不完全、且信号在条件或分支语句前没有初始赋值。 组合逻辑电路描述 组合逻辑电路描述 组合逻辑电路描述 组合逻辑电路描述 组合逻辑电路描述 module examp1(A1, B1, C1, A2, B2, C2, D2, Y1, Y2); input [8:0] A1, B1, C1, A2, B2, C2, D2; output [10:0] Y1, Y2; reg [10:0] Y1, Y2; always @(A1 or A2 or B1 or B2 or C1 or C2 or D1 or D2) begin Y1 = A1 + B1 + C1 + D1 ; Y2 = ( A2 + B2 ) + ( C2 + D2 ) ; end endmodule 组合逻辑电路描述 …….. reg [7:0] A, B, C, D, E, F, G, H; reg [8:0] Sum; reg [1:0] sel; ………. always (sel or A or B or C or D or E or F or G or H) begin Sum=9’b0; case (Sel) 2’b00: Sum = A +B; 2’b01: Sum = C + D; 2’b10: Sum = E + F; 2’b11: Sum = G + H; endcase end ……….. 组合逻辑电路描述 …….. reg [7:0] A, B, C, D, E, F, G, H; reg [8:0] Sum; reg [1:0] sel; reg [7:0] add1, add2; ………. always (sel or A or B or C or D or E or F or G or H) begin {add1,add2} = 16’b0; case (Sel) 2’b00: {add1,add2} = {A , B}; 2’b01: {add1,add2} = {C , D}; 2’b10: {add1,add2} = {E , F}; 2’b11: {add1,add2} = {G , H}; endcase Sum = add1 + add2 ; end ……….. 组合逻辑电路描述 描述方式 对简单的电路结构，可用连续赋值语句加以描述； 对复杂的组合逻辑结构，用always (敏感表）Stm形式加以描述 组合逻辑电路描述 描述结构： Data Path Control Path 具体电路形式： Multiplexers Encoder / priority encoder Decoder Comparator Alu Logic /arithmetic operations 组合逻辑电路描述 多路选择开关 二选一开关建议用if…else…结构描述； 三/四选一开关可用if…else…结构、case/casex/casez结构描述 多选一开关建议不采用if…else…结构描述 HDL描述中，注意if…else…及其结构嵌套结构、case/casex/casez结构的完整性。 组合逻辑电路描述 编码/解码电路 将一组形式的二进制数据转化为另一种形式的二进制数据 形式上，编码/解码