三单元电路设计-Read.DOCVIP

目录 一．设计要求 2 二．设计方案 2 三．单元电路设计 2 四．整体电路 6 五．总结 8 六．参考资料 8 一．设计要求 设计一带有时间校准和时间显示的数字钟电路，能 显示时、分、秒。 二．设计方案 三．单元电路设计 1. 晶体振荡器电路 晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。 一般输出为方波的数字式晶体振荡器电路通常有两类，一类是用TTL门电路构成；另一类是通过CMOS非门构成的电路，如图3.1所示，从图上可以看出其结构非常简单。该电路广泛使用于各种需要频率稳定及准确的数字电路，如数字钟、电子计算机、数字通信电路等。 图3.1 图3.1所示电路中，非门U1与晶体、电容和电阻构成晶体振荡器电路，U2实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容Ｃ１、Ｃ２与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个180度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。 原理：多谐振荡器的振荡频率可以由下式估算： f0?=1/T≈?1/0.69(R1+2R2)C 若选R1=R2=10kΩ，要在输出端得到频率为1Hz的时钟信号，则C应选47μF。电路采用微调电位器，调节矩形触发信号的输出频率，即可调整秒信号使电路更加准确，将误差调整到最小。 ２．分频器电路 通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。 通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32768Hz的振荡信号分频为1Hz的分频倍数为32768，即实现该分频功能的计数器相当于15级2进制计数器。如图3.2所示，利用两个常用的2进制计数器74HC393构成1Hz电路。 3.时间记数器电路 一般采用10进制计数器如74HC290、74HC390等来实现时间计数单元的计数功能。本次设计中选择74HC160。由其内部逻辑框图可知，其为双异步计数器，并每一计数器均有一个异步清零端（高电平有效）。 在秒信号中要实现一个60进制的电路，只要将两篇74ls160结成一个100进制的计数器，两片74ls160的EP和ET恒为1，都在记数状态。而秒信号的两片74ls160的clock接1Hz产生电路。当第（1）片计数器每级计到9（1001）时C端产生一个高平信号，经反向器后使第（2）片CLK端产生一个正向跳变，于是第（2）片计入1，而当第（2）记数器计到5（0101）时产生一个高平信号从进位输出端中输出到下一块计数器中。而此时的秒信号计数器进行清零。 而在分信号中采用与秒信号同样的接法。不同的是分信号的clock接秒信号的进位输出端。于此同时分信号也产生一个输出信号。 在时信号的接法中存在两中，一种是12进制和24进制。我在此用了24进制接法。当两片74ls160的clock端接入分信号的进位输出后，时信号第(2)片开始记数，同样原理到计为1001时产生一个进位高电平到时（1）端中，当（1）计到2即0010时输出一个进位信号，而此进位信号是接地的。同时时计数器进行清零。 60进制计数器： 24进制计数器： 4.显示译码器电路 选择7448作为显示译码电路；选择ＬＥＤ数码管作为显示单元电路。由74ls160输进来的二进制信号通过译码器翻译成一个7位输出端口Y，再由通过LED数码管显示出来。这里的LED数码管是采用共阴的方法连接的。 计数器实现了对时间的累计并以8421BCD码的形式输送到7448芯片，再由7448芯片把BCD码转变为十进制数码送到数码管中显示出来。 5.校时电路 每个数字钟在经过一段时间后会产生读数不准确，这个时候就要对数字钟进行校时。本次试验的校时系统分为两种。 1.在对秒信号进行校时时，直接接一个开关就可以手动的对时间进行调整。 2.在对分、时进行校时时，以一个秒信号和开关用与非门进行联结，得到的信号与秒的进位输出信号同样用与非门联结。这样就可以对时、分进行调节。只要有误差就把开关打开，从而使时间准确。 四．整体电路 原理：本次数字钟设计的原理为：当石英晶振产生方波通过分频器产生1HZ秒信号，通过60进制的秒信号和分信号出来到24进制的时信号。在这过程中六个74ls160通过一个译码器产生7位二进制数到LED显像管中，从而看出一个含有秒，分，时的数字钟，它的具体总图如下： 五．总结 通过这次对数字钟的设计与制作，让我了解了设计电路的程序，也让我了解了关于数字钟的原理与设计理念，要设计一个电路先要进行模块的分解，然后进行总的调试