实验4 数控分频器设计.ppt

实验四 数控分频器的设计 1.实验目的 （1）学习时序电路VHDL语言设计。 （2）学习多进程设计，掌握变量的用法与信号的区别。 （3）掌握整数数控分频器的原理及设计方法。 （4）掌握半整数数控分频器的原理及设计方法 2. 背景知识 分频器在时序逻辑电路中应用广泛.数控分频器的功能就是当在输入端给定不同的输入数据时，将对输入的时钟信号有不同的分频比。 整数分频器采用计数初值可并行预置的加法（或者减法）计数器构成。时钟源与所需频率不成整数倍关系，需要采用小数分频器进行分频。 3.实验内容与要求 （1）、设计一个整数数控分频器，根据预置数的不同实现不同的分频比。 （2）、设计一个分频系数是2.5的小数分频器。 实验要求：波形仿真+硬件验证 4. 实验方案 （1）、整数分频器设计方案 假设计数器计数时钟是clock，数据位宽为4，进行加法计数，计数初值为“1011”，计数器记满“1111”，需要计数5次(1011→1100→1101→1110→1111)，每5个clock脉冲，count输出一个脉冲，这样count的频率就是clock频率的1/5，称为5分频。假设预置数是d[3..0]，这样分频比R= 1111-d[3..0]+1。也就是如果d[3..0]=11(二进制1011),则R=5；如果是减法计数器，则分频比R=12（从11减法计数到0，共12次），则分频比公式为R=d[3..0]+1。 分频器设计的基础——计数器 计满全1后，产生进位信号cout，cout的频率是计数时钟频率的16分之一，称cout是clk的十六分频。 如果有一个预置数d[3..0],从d开始计数计到全1，这时进位信号cout与clk的频率关系是什么呢？ 4位二进制加法计数器 分频比R=“1111”-d[3..0]+1 library ieee; --设计库的打开和程序包的允许使用 use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity pulse is --定义实体pulse port(clk : in std_logic; --初始时钟clk，即分频前时钟 d : in std_logic_vector(7 downto 0); --8位预置数d fout : out std_logic); --分频后输出信号 end; architecture one of pulse1 is --定义结构体 signal full : std_logic; --定义信号full begin p0:process(clk) --进程p0，以clk为敏感参数 variable cnt8 :std_logic_vector(7 downto 0); --定义内部变量cnt8 begin if clkevent and clk=1 then if cnt8then cnt8:=d; full=1; --如果cnt8记满全1，预置数d被同步置入计数器cnt8， 准备开始下次加法计数。记满时进位信号输出高电平1 else cnt8:=cnt8+1;full=0; --否则继续作加1计数，full输出低电平0 end if; end if; end process; p1:process(full) --进程p1，以full信号为敏感岑书 variable cnt2 :std_logic; --定义内部变量cnt2 begin if fullevent and full=1 then cnt2:=not cnt2; --变量cnt2