EDA技术及其应用课件作者潘松第4章节应用VHDL设计数字系统.pptVIP

EDA技术及其应用 第4章 应用VHDL设计数字系统 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.2 寄存器描述的VHDL程序 4.2 寄存器描述的VHDL程序 4.2 寄存器描述的VHDL程序 4.2 寄存器描述的VHDL程序 4.2 寄存器描述的VHDL程序 4.2 寄存器描述的VHDL程序 4.2 寄存器描述的VHDL程序 4.2 寄存器描述的VHDL程序 4.2 寄存器描述的VHDL程序 4.2 寄存器描述的VHDL程序 4.2 寄存器描述的VHDL程序 4.2 寄存器描述的VHDL程序 4.2 寄存器描述的VHDL程序 4.2 寄存器描述的VHDL程序 4.2 寄存器描述的VHDL程序 4.2 寄存器描述的VHDL程序 4.2 寄存器描述的VHDL程序 4.3 1位全加器的VHDL描述 4.3 1位全加器的VHDL描述 4.3 1位全加器的VHDL描述 4.3 1位全加器的VHDL描述 4.3 1位全加器的VHDL描述 4.3 1位全加器的VHDL描述 4.3 1位全加器的VHDL描述 4.3 1位全加器的VHDL描述 4.3 1位全加器的VHDL描述 4.3 1位全加器的VHDL描述 4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.6 基于QuartusII的VHDL文本输入设计 4.6 基于QuartusII的VHDL文本输入设计 4.6 基于QuartusII的VHDL文本输入设计 4.6 基于QuartusII的VHDL文本输入设计 4.6 基于QuartusII的VHDL文本输入设计 4.6 基于QuartusII的VHDL文本输入设计 4.6 基于QuartusII的VHDL文本输入设计 4.6 基于QuartusII的VHDL文本输入设计 4.6 基于QuartusII的VHDL文本输入设计 习 题 习 题 习 题 习 题 习 题 习 题 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 4-5. 给出1位全减器的VHDL描述。要求： (1) 首先设计1位半减器，然后用例化语句将它们连接起来，图4-29中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。 (2) 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是 x – y - sun_in = diffr)。 图4-29 1位全减器 4-6. 根据图4-30，写出顶层文件MX3256.VHD的VHDL设计文件。 图4-30 题4-6电路图 4-7. 设计含有异步清零和计数使能的16位二进制加减可控计数器。 4-1. 基于VHDL的组合电路的设计 ... COMPONENT MUX21A PORT ( a，b，s : IN STD_LOGIC; y : OUT STD_LOGIC); END COMPONENT ； ... u1 : MUX21A PORT MAP(a=a2，b=a3，s=s0，y=tmp); u2 : MUX21A PORT MAP(a=a1，b=tmp，s=s1，y=outy); END ARCHITECTURE BHV ; 4-2. 时序电路的设计 4-3. 含异步清0和同步时钟使能的加法计数器的设计 4-4. 数控分频器的设计 图4-31 当给出不同输入值D时，FOUT输出不同频率(CLK周期=50ns) 4-2. 时序电路的设计 4-3. 含异步清0和同步时钟使能的加法计数器的设计 4-4. 数控分频器的设计 【例4-2