基于FPGA的NIOS系统设计.docxVIP

基于FPGA的NIOS系统设计 一、基本说明1、软件平台：Quartus II 13.0(64-bit)Nios II 13.0 Software Build Tools for Eclipse硬件平台：Altera Cyclone II EP2C8Q208C8N二、设计目标完成FPGA平台上的“Hello Word”实现，实现方式：基于Qsys的Nios II系统设计。三、具体步骤1、打开Quartus II 13.0(64-bit)，新建一个工程，File - New Project Wizard…，忽略Introduction，之间单击 Next 进入下一步。分别设置工程工作目录、工程名称。这里需要注意的是工程工作目录中请使用英文，不要含有空格等，否则在后面使用Nios II IDE的时候会出现问题。设置好后如图1。图 1 设置工程工作目录、工程名称2、添加已经存在的文件，这里我们没有需要添加的文件，直接单击 Next 进入下一步。进行器件设置。我们使用的 Cyclone II 家族的 EP2C8Q208C8 芯片，选择好后直接进入下一步。进行EDA工具设置，由于我们工程中不进行仿真等，故不进行设置，如果需要进行ModelSim仿真，则在Simulation行中，选择Tool Name 为ModelSim-Altera（这里根据所安装的ModelSim版本进行选择），Format(s)选择为Verilog HDL（这里也是根据所掌握的硬件描述语言进行选择）。点击 Next ，进入了Summary（摘要）页面，然后单击 Finish 完成即可。3、新建 Block Diagram/Schematic File （方块图/原理图文件）。单击 File - New..，选择Design Files 中的Block Diagram/Schematic File，单击OK即可。完成后结果如图2所示。图 2 新建Block Diagram/Schematic File4、启动Qsys 工具，进行硬件部分设计。单击 Tools - Qsys ，进入Qsys设置界面，如图3所示。系统已经默认添加了时钟模块，名称为 clk_0 ，这里我们选中 clk_0，右击，选择Rename，将其名称更改为clk。以下再添加任何模块，我们都进行类似的名称更改，更改名称的方法类似，就不在重复叙述了。5、添加软核处理器的各部分模块。我们总共需要添加Nios II Processor、On_ChipMemory(RAM or ROM)、JTAG UART、System ID Peripheral这4个模块。首先熟悉一下 Qsys 的界面。左面Component Library，是系统提供的元件库，里面有一些构成处理器的常用模块。右面是已经添加到系统的模块，也就是说，Nios II 软核处理器是可以定制的，根据具体需要来。我们在Component Library中搜索Nios II Processor，双击即可进行配置。首先需要选择的是Nios II 核心的类型。Nios II 软核的核心共分成三种，为e型、s型以及f型。图 3 Qsys设置界面e型核占用的资源最少，功能也最简单，速度最慢。s型核占用资源其次，功能和速度较前者都有所提升，f型核的功能最多，速度最快，相应的占用资源也最多，选择的时候根据需求和芯片资源来决定，这里我们选择s核。然后单击 Finish，结束当前配置。下面添加片内存储器，在元件库中搜索 On Chip Memory。双击进行设置。我们主要设置Size中的Data width和Total memoy size。Data width设置的是数据位宽，这里我们设置成16位。Total memoy size设置的是片内资源的大小，需要根据芯片资源进行合理设置，这里我们设置为10240 bytes。单击 Finish，结束当前配置。下面添加Jtag下载调试接口。在元件库中搜索 jtag uart。双击进行设置。由于我们的系统没有特殊要求，因此这里我们选择默认配置即可。单击 Finish 结束当前配置。下面添加系统ID模块。系统ID是系统与其他系统区别的唯一标识。在元件库中搜索 system id peripheral，双击进行设置。这里我们随便进行设置，如设置为1234。单击 Finish，结束当前配置。下面需要进行的连线，即将右面 Connections栏目中的相关线通过设置节点进行连接。首先所有模块的clk和复位reset需要连接起来。然后片内存储器On-Chip Memory的s1和处理器nios2_qsys的data_master和instruction_master相连。JTAG调试模块jtag_uart的avalon_jtag_s