路抢答器EDA方案报告.docxVIP

课程设计报告 课题名称：基于VHDL的六路抢答器成绩：指导教师：系(院) 名：电控系班级：电子 班学号：200700303学生姓名：最后之舞设计任务： 抢答器同时供七名选手或七个代表队比赛，分别用七个按钮Ren(0)～ Ren(6)表示。 设置一个系统清除即抢答控制开关CLR，该开关由主持人控制。 抢答器具有锁存与显示功能。即只要有选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时相应编号的LCD灯，即LD(0)～LD(6)点亮提示，并且全局警报灯LCD也点亮。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。 抢答器具有定时抢答功能。当主持人启动“开始”(LCR)键后，定时器进行减计时，同时数码管显示时间变动情况。 如果定时时间已到，无人抢答，本次抢答无效，系统报警灯LCD亮并禁止抢答，定时显示器上显示00。主持人再次按下“开始”(CLR)键后即可进行下一轮的抢答。 工作原理： 原理框图： 各部分工作原理： ①抢答器计时模块：这个模块的输入端有时钟信号MIAO、系统复位信号CLR和一个H输入信号；输出端有秒时间状态显示信号SEC和无人抢答和计时中止警报信号LCD。 这个模块中主要实现抢答过程中的计时功能，在抢答开始后进行15秒的倒计时，并且在15 秒倒计时后无人抢答的情况下显示超时并输出信号至LCD报警，或者只要15秒内有人抢答，时间也即刻停止计时，系统输出一个信号经LCD传至“抢答系统”，并显示优先抢答者的抢答时刻。 ②抢答控制系统模块：在这个模块输入端有LCD输入(以时间控制系统的LCD输出信号为信号源)、一个和“时间控制系统”公用的CLR端、七人抢答输入信号端Ren和有一个时钟信号端CLK，这个时钟信号是个高频信号，用以扫描Ren是否有信号输入。输出端有对应于Ren编号的7个指示灯LD 和4线2进制输出端Who （用于以数字的形式显示优先抢答者的编号），还有一个H 端用于指示Ren按钮状态。 在此模块中高频时钟信号一直作用，此时，若主持人按下CLR即为开始抢答信号，所有输出端都自动清零。在有效时间范围（15秒）内只要有人抢答，H就有高电平输出至“时间控制系统”的H端以控制倒计时的停止，并且对应的LD指示灯点亮，数码管Who显示优先抢答者编号，并锁定输入端Ren以阻止系统响应其他抢答者的信号。若有两个（或两个以上的人）同时刻按下Ren按钮（概率非常小），系统也即刻锁定Ren按钮，对应的两个（或两个以上）的LD灯点亮（这就是用多个灯管代替单个铃音作为报警的优势），但是数码管Who显示“00”，H有信号输出至“时间控制系统”致使其停止倒计时。 软件设计： 完整程序如下： ①抢答控制部分： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY QIANGDA IS PORT(Ren: IN STD_LOGIC_VECTOR(6 downto 0); --七人抢答信号定义 LCD,CLR,CLK: IN STD_LOGIC; --使能端、主持人复位（开始）和时钟信号定义 H:OUT STD_LOGIC; Who: OUT STD_LOGIC_VECTOR(3 downto 0); --显示输出信号定义 LD: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); --编号灯信号定义 END QIANGDA; ARCHITECTURE st OF QIANGDA IS SIGNAL G:STD_LOGIC_VECTOR(6 downto 0); --变量信号定义 BEGIN PROCESS (Ren,CLK,CLR,LCD) BEGIN IF CLR=1 THEN G=0000000;LD=0000000;H=0; --判断复位是否按下 ELSIF (CLKEVENT AND CLK=1)THEN --判断时钟上升沿 IF LCD=0 THEN --未到15秒仍可抢答 IF(Ren(0)=1)AND NOT(G(1)=1 OR G(2)=1 --判断此号回答者是否最先抢答 OR G(3)=1 OR G(4)=1 OR G(5)=1 OR G(6)=1) THEN G(0)=1;LD(0)=1; END IF; ---若为肯定，对应编号灯亮，回答权给此人 IF(Ren(1)=1)AND NOT(G(2)=1 OR G(3)=1 --判断此号回答者是否最先抢答 OR G(4)=1 OR G(5)=1 OR G(6)=1 OR G