电源旁路和总线技术在高性能电路中的应用摘要电源噪声以及EMI.DOCVIP

电源旁路和总线技术在高性能电路中的应用摘要：电源噪声以及EMI/RFI一直是工程师在设计时的麻烦问题，本文分析了产生这些噪声的原因及消除方法，结合笔者的实际测试结果，给出了一种新型的平极型电容器去耦降噪的新方法。??? 关键词：去耦；噪声抑制；平板电容；PCB板 ??? IC设计与封装设计的进步使其对电路的旁路要求更加严格，除非能对电源网络进行合理的旁路与分布，否则由高性能IC组装的电路很难按预想的方式工作，即便对电路设计进行了非常接近实际的仿真，并且采用的每个元件都经过了严格的测试，但往往仍不能保证初次设计的电路板就能正常工作，由于皮秒级信号上升时间容易产生地电位反冲和电源电压降问题，特别是大量门电路同时开关的时候，类似芯片载体的高密封装芯片的这种问题就更为严重。另一方面，IC技术在发展中也引起了诸如PCB板内噪声的产生、EMI和RFI辐射的增加等问题，并因此增加了系统对EMI和RFI的灵敏度，使系统的性能不能达到预期的设计目标。一般情况下，IC的工作电压为3～5V，这种情况下噪声余量的减小使电源旁路更加困难。对于大多数电子系统来说，最主要的辐射源是系统内的电路板，特别是有传输瞬态电流长印制线的电路板，都具有较大的噪声频谱分量。　　如果只有直流电流流通时，电源分布系统是不会产生辐射的，但是在IC的逻辑开关期间，IC要拉动较大的瞬态电流，这些电流脉冲的上升和下降都非常迅速，在30MHz～1GHz范围内有很丰富的频谱分量，而且IC越快，带内频谱下降部分越大。由于系统需要很高的工作速度，所以不可能采取增加上升沿和下降沿时间的方法来减少噪声。　　设计者通常采用给系统内每一个IC都去耦的方法，很少关心去耦电容的容值和等效串联电感，实际上选择合适的电容值对电路的噪声抑制效果是很重要的，所以最好采取相关的分析方法针对不同的电路选用最佳的电容值。 　　在IC的去耦电路中，电容实质上相当于一个局部能源，门电路开关可给芯片提供瞬时电流，如果没有旁路，印制线的阻抗将在电源线上产生压降。图1是一个典型的IC去耦电路等效 模型。典型的无旁路电源印制线动态阻抗大约为50～100Ω，如果无旁路电容，该阻抗将产生一个不小的电源压降。　　假如一个8缓冲器的每个缓冲器的输出都可看作50Ω的动态负载，输出电压2.5V，电流摆幅50mA，如果8个缓冲器同时工作，最大变化电流为 400mA，信号开关速度3ns，压降0.1V，那么正确的旁路电容值应是0.012μF。再如一个DRAM电路，如果刷新电流为50mA，闲置电流为 5mA，那么ΔI是45mA，刷新时间为250ns，允许最大压降ΔU=0.025V，那么C=(ΔI×T)/ΔU=0.045μF。 　　但在去耦环路中还存在着寄生电感，如果上升沿时间T=3ns,ΔI=45mA，ΔU=0.025V，那么最大去耦电感LS=ΔUOLSS×(T/ΔI)=17nH。　　这些电容的容值都是最小的，能保证电压降和损耗位于可接受的范围内，但选择一个合适的电容值还取决于去耦电容的谐振频率。理想情况下，去耦电容在谐振频率点有最小的接地阻抗，其阻抗等效为ESR与ESC之和，即包括绝缘损耗和引脚电感，谐振时XC=XL，如果旁路电容容值增大，谐振频率将减小，从而使旁路效果减小。图2是电容容抗与谐振频率的特性曲线。　　电路去耦的关键是选择合适的电容值，为保证谐振频率，电容引脚应尽量短，这在理论上虽然好理解，但实现起来却相当困难。　　现有的电源总线噪声去耦技术并不能减少电路板上印制线辐射的EMI。因为EMI是电路环路几何属性和信号频率的函数，所以最好的方法就是把高频干扰脉冲限制在一个尽可能小的闭环区域内，这时可采用去耦电容，只要去耦环路的阻抗比电源分布系统的其它阻抗小得多，那么电路的高频分量几乎就全部被限制在该环路内，从而减少EMI辐射。当去耦环路阻抗比较大时，高频能量的一部分将由电源分布印制线形成的更大环路传输出去，产生更高的发射电平，所以应设法减小电容和互连线的阻抗。理想的电容没有引脚电感、损耗低、容值稳定，而且距IC会尽可能近，所以具有很低的阻抗，在期望的边带发射情况下，传输电流能力很强。但实际的电容并不是这样的，象Z5U钡钽、陶瓷这样的去耦电容，虽然具有较高的介电常数(体积较小的电容具有相对较高的容值)，在谐振点 (1MHz～20MHz)的性能也非常好(包括损耗和容值的稳定性)，但在超过谐振点之后，损耗就会增大，容值下降，所以Z5U的电容只限于 1～50MHz范围内应用。　　其它如NPO、锶钽、多聚物等绝缘材料，都具有很好的高频性能，但介电常数相对较小，不适于低频去耦。因此，为了得到良好的高频去耦，需要折衷选择去耦电容。如果电路板在低频时的电平噪声较高，使用低值电容去耦后能正常工作，那么就可以采用；反之则最好结合采用两种类型的