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华中科技大学 《电子线路设计、测试与实验》实验报告 实验名称：SSI组合逻辑电路设计实验（软件）院（系）：自动化学院实验成绩：指导教师：汪小燕 2014 年 4 月 24 日 一.实验目的 掌握用SSI（小规模数字集成电路）实现简单组合逻辑电路的方法。 掌握简单数字电路的安装于调试技术。 进一步熟悉数字万用表、示波器等仪器的使用办法。 熟悉用Verilog HDL描述组合逻辑电路的方法，以及EDA仿真技术。 二.实验元器件 芯片 74HC00 2片，74LS04 一片； 若干导线,计算机； QuartusⅡ9.1 集成开发环境； 面包板； 可编程器件实验板； 专用的在系统编程电缆。 三.实验原理及参考电路 组合逻辑电路的设计流程 组合逻辑电路的设计步骤如下图，先根据实际的逻辑问题进行逻辑抽象，定义逻辑状态的含义，在按照给定事件因果关系列出逻辑关系真值表。然后用给定的器件实现简化后的逻辑表达式，画出逻辑电路图。 QuartusⅡ9.1 在设计好电路之后，就可以根据设计的电路，就可以在QuartusⅡ9.1 集成开发环境下，通过Verilog HDL语言编程，然后生成相应的波形文件执行仿真，最后再把程序下载到老师给的DE0板子上去，从而通过板子上LED灯的亮和不亮来确定输出的高低电平。 插板 在做完仿真之后，就可以根据设计的逻辑图选择相应的芯片进行插板，通过给不同输入高低电平组合来测输出电平的高低，从而检测是否符合实验要求。 四．实验内容 全加器/全减器 根据给定的器件，设计一个全加器/全减器电路，使之既能实现1位加法运算又能实现1位减法运算。当控制变量M=0时，电路实现加法运算；当M=1时，电路实现减法运算。其框图如下所示，图中， 分别为被加（减）数和加（减数）， 为相加（减）的结果， 为进（借）位。 首先，按照组合逻辑电路的设计流程，写出其真值表如下：      000000000110001010001101010010010101011001011111100000100111101011101101110010110100111000111111 根据真值表，。我得到如下逻辑表达式： 根据其表达式，用与非门和非门设计的逻辑图如下所示(由于做实验的时候只有与非门和非门，设计的了逻辑图只有这两种门) 【注】：我这里画的电路图和我接下来编的Verilog HDL没有关系，因为这里只用了与非门和非门，是后面插板的逻辑图，而Verilog HDL可以用多种门，逻辑图没有这么复杂。 Verilog HDL语言实现仿真 首先给出编好的程序： 【注】：用的门级建模方法。 然后是波形仿真结果： 以上的波形符合要求。 附加实验题(13号模3余1) 4位密码锁 设计它的正确密码为0000，即必须A，B，C，D（确定输入有效），都输入0时，输出L才为1，即箱子打开。 编程代码如下： 仿真波形图如下： 从上面的波形图我们可以看出：只有在ABCDE都是高电平时，即在输入有效且输入与设定的密码1111一致时，Z才输出1，箱子才会打开。（在155.0ns到160.0ns之间）。 五、实验总结 学会了QuartusⅡ9.1仿真组合逻辑电路，及Verilog HDL语言编程。以后在数电学习方面遇到问题时，可以通过仿真来检验结果，特别是对于要插板的实验，可以事先检验自己的逻辑是否正确。 对具体如何设计一个组合逻辑电路有了更加具体，深刻的把握。 掌握了用SSI（小规模数字集成电路）实现简单组合逻辑电路的方法。 掌握了简单数字电路的安装于调试技术。 进一步熟悉了数字万用表、示波器等仪器的使用办法。 熟悉了用Verilog HDL描述组合逻辑电路的方法，以及EDA仿真技术。 六、实验遇到的问题和解决方法 对于一个新软件的学习，总是有个熟悉的过程，在实验课上，老师可以说的一步一步教我们做项目工程，速度也比较合理，但是我们还是出现的各种问题。总的来说，我觉得是对这一软件的界面不是很熟悉。好多问题都是问哪个哪个按键在哪里等等，还有就是感觉自己的英语水平还有待提高，毕竟是英文版的软件。以后还有很多机会接触到，熟练的掌握是很有必要的。 软件仿真之后就是硬件实现，但是由于只有非门和与非门的芯片来实现全加全减器，工作量太大，对自己的耐心是个很大的考验，最后还是把板子插完了，虽然没有成功，但是简单电路之后，就只做了一位的全加器，很容易的就验收了。我感觉插板子最重要的就是耐心和细心。一不留神就插错了。而那么多