第八章 同步原理-去掉位同步细节1.ppt

利用锁相环来提取位同步信号的方法统称为锁相法。根据所采用的锁相环不同，锁相法又可以分为模拟锁相法和数字锁相法。 模拟锁相法利用模拟锁相环。 * * 数字电传机中广泛使用的是起止式同步法。在电传机中， 常用的是五单位码。为标志每个字的开头和结尾，在五单位码的前后分别加上1个单位的起码（低电平）和1.5个单位的止码（高电平),共7.5个码元组成一个字，如图8-18所示。 收端根据高电平第一次转到低电平这一特殊标志来确定一个字的起始位置，从而实现字同步。  这种7.5单位码（码元的非整数倍）给数字通信的同步传输带来一定困难。另外，在这种同步方式中，7.5个码元中只有5个码元用于传递消息，因此 * 接收端按群的周期连续数次检测该特殊码组,这样便获得群同步信息。 * 7位巴克码由7级移位寄存器单元组成。各寄存器的单元的初始状态由预置线预置成巴克码组相应的数字。7位巴克码的二进制数为1110010。移位寄存器的输出端反馈至输入端的第一级。因此，7位巴克码输出后，寄存器各单元均保持原预置状态。 * 它只有3级移位寄存器单元和一个模2加法器组成，同样也可产生7位巴克码，这种方法也叫逻辑综合法，此结构节省部件。 * 仍以7位巴克码为例。用7级移位寄存器、相加器和判决器就可以组成一个巴克码识别器，如图8-20所示。当输入码元的“1”进入某移位寄存器时，该移位寄存器的1端输出电平为+1，0端输出电平为-1。反之，进入“0”码时，该移位寄存器的0端输出电平为+1，1端输出电平为-1。各移位寄存器输出端的接法与巴克码的规律一致, 这样识别器实际上是对输入的巴克码进行相关运算。当一帧信号到来时，首先进入识别器的是群同步码组， 只有当7位巴克码在某一时刻（如图8-21(a)中的t1）正好已全部进入7位寄存器时，7位移位寄存器输出端都输出+1，相加后得最大输出+7，其余情况相加结果均小于+7。若判别器的判决门限电平定为+6，那么就在7位巴克码的最后一位0进入识别器时，识别器输出一个同步脉冲表示一群的开头，如图 8-21(b)所示。 * 它是将帧同步码以分散的形式均匀插入信息码流中。如PCM 24路基群设备以及一些简单的ΔM系统一般都采用1、0交替码型作为帧同步码间隔插入的方法。 即一帧插入“1”码，下一帧插入“0”码，如此交替插入。由于每帧只插一位码，那么它与信码混淆的概率则为1/2， 这样似乎无法识别同步码，但是这种插入方式在同步捕获时我们不是检测一帧两帧，而是连续检测数十帧，每帧都符合“1”、 “0”交替的规律才确认同步。这种方式比较多地用在多路数字电路系统中， * 以n位巴克码识别器为例， 设判决门限为6，此时 7 位巴克码只要有一位码出错，7位巴克码全部进入识别器时相加器输出由7变为5，因而出现漏同步。如果将判决门限由6降为4，则不会出现漏识别，这时判决器允许 7 位巴克码中有一位码出错。 * 同步系统的稳定和可靠对于通信设备是十分重要的。 在帧同步的性能分析中我们知道，漏同步和假同步都是影响同步系统稳定可靠工作的因素，而且漏同步概率P1与假同步概率P2对电路参数的要求往往是矛盾的。为了保证同步系统的性能可靠，提高抗干扰能力，在实际系统中要有相应的保护措施，这一保护措施也是根据帧同步的规律而提出来的， 它应尽量防止假同步混入，同时也要防止真同步漏掉。 * * 3. 巴克码识别器 1 -1 1 1 1 -1 -1 -1 -1 -1 -1 1 1 1 输入 S 判决 巴克码识别器 * * 识别器的输出波形 t 识别器输出 1 1 1 0 0 1 0 巴克码 信息码 t t 1 一帧 识别器输入 1 1 1 0 0 1 0 t1 * * 巴克码常用于帧同步，但并不是惟一的。只要具有良好特性的码组均可用于帧同步，例如PCM30/32路电话基群的连贯隔帧插入的帧同步码为0011011。  001100 TS1~TS15 TS16 TS17~TS32 帧同步 偶数帧 标志信号 话路 话路 帧长：1/8000=125?s; 脉冲宽度:3.9/8=0.488?s * * 它是将帧同步码以分散的形式均匀插入在信息码流中。如PCM 24路系统采用1、0交替码型作为帧同步码间隔插入的方法。 即一帧插入“1”码，下一帧插入“0”码，如此交替插入。由于每帧只插一位码，那么它与信码混淆的概率则为1/2. 例如：同步捕获时需连续检测数十帧，每帧都符合“1”、 “0”交替的规律才确认同步。 优点:同步码不单独占用信息时隙. 缺点:同步捕获时间较长 8.4.3 分散插入法 * * CHN b n b b n n F K 帧 CH2 CH1 信息码 信息码 1 1 0 0 N帧 N+1 N+2 N+3 192bit 19