基于verilog HDL 硬件描语言的FIFO设计.docVIP

基于verilog HDL 硬件描语言的FIFO设计 一、设计描述 设计一个宽度为32位，深度为8的FIFO，要求根据读写控制输入输出32位数据，并在输出端以低电平有效给出空态（empyt_n），满态（full_n），几乎空（first_n），几乎满（last_n），以及差2位满（slast_n）的标志信号。 二、RTL schematic 三、RTL源代码 // ------------------------------------------------------------------------------------------------- // File name: fifo_ctrl.v--------xjy // ------------------------------------------------------------------------------------------------ //`timescale 1ns/1ps module fifo_ctrl( clk, rst_n, wrt_strobe_n, rd_strobe_n, // clr_n, rd_ptr, wrt_ptr, full_n, empty_n, last_n, slast_n, first_n ); input