基于Verilog HDL与CPLD的分频器设计.docVIP

摘要 在复杂的数字逻辑电路中，经常会用到不同的时钟信号。本文主要介绍了在MAX+PlusII开发软件下得用Verilog 硬件描述语言来设计分频器。在进行分频器设计时，采用的是一种逐层深入的设计理念，由易到难、由浅入深。可实现2-256之间的任意奇数、偶数、半整数分频。此外，本文还介绍了Altera公司的EP1K100QC208-3型CPLD，使得分频器的设计显得更加实际化，从而也体现了一种实践求真知的求学理念。 关键词: Verilog HDL; CPLD;数字逻辑电路设计; VHDL Abstract In the complex numeral logic circuit, the different clock signal can be used frequently. This article mainly introduced under the MAX+PlusII development software to descript the frequency divider with the Verilog hardware description language. When carries on the frequency divider designs, used one kind of design idea with the level thorough,