数字逻辑复习03.pptVIP

实际应用中，持续赋值语句的赋值目标可以是如下几种： ●变量（标量） wire a , b ; assign a = b ; ●向量 wire [7:0] a , b ; assign a = b ; ●向量中某一位 wire [7:0] a , b ; assign a[3] = b[3] ; ●向量中某几位 wire [7:0] a , b ; assign a[3:2] = b[3:2] ; ●拼接 wire a , b ; wire [2:1] c ; assign {a , b} = c ; 四.数据流描述举例 例：请用Verilog HDL数据流描述方式描述 的逻辑功能。 module ff_1(A,B,C,D,F); input A,B,C,D; output F; wire w1,w2; assign w1=AB; assign w2=~(CD); assign F=w1|w2; endmodule 所有assign语句并发执行，和程序中的位置无关。 第三节 Verilog HDL的行为描述模块 一.行为描述 逻辑电路的结构描述侧重于表示一个电路由哪些基本元件组成，以及这些基本元件的相互连接关