第三章组合逻辑电路(合).ppt

* 放大电路存在电抗元件，如电容、电感。因此输入信号的频率不同，电路的输出响应也不同。 * 图中看出，谐波次数越高，幅值分量越小，对原波形的贡献越小，所以在一定条件下可忽略高次谐波。 （三）集成加法器的应用 1. 加法器级联实现多位二进制数加法运算 8位二进制数加法电路 9 在片内是超前进位，而片与片之间是串行进位。 2. 用74X283构成一位8421BCD码的加法器 9 8421BCD数相加：输入输出是用四位二进制表示的一位十进制，进位规律是逢十进一； 74X283加法器：输入输出是四位二进制数，进位规律是逢十六进一。 9 1001 + 8 + 1000 1 7 0001 0111 1 0001 + 0110 1 0111 所以，8421BCD数输入采用二进制相加的结果，要想得到8421 BCD数输出，需要加修正信号0110。 2. 用74X283构成一位8421BCD码的加法器 9 第一种情况：9S16 9 一位8421BCD码加法器 修正信号M 第二种情况：16≤S≤19 此时，74X283的输出有进位，Ci=1，记为N。 例： 试采用74X283完成 8421BCD码到余3码 的转换。 解：由于8421BCD码加 0011 即为余3码，所以 其转换电路就是一个加法电路，如图所示。 9 例：分析由74X283构成如下电路的逻辑功能。 9 例：分析由74X283构成如下电路的逻辑功能。 9 不考虑低位来的借位的减法--半减 考虑低位借位的减法--全减 二、减法器 实现两个二进制数的减法运算的电路。 第七节 常用中规模集成组合逻辑模块 之四 算术运算电路 9 减法器分为半减器和全减器两种。 （一）全减器 A B C Y Z 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 一位全减器，A为被减数，B为减数，C为低位来的借位，Y为差，Z为向高位的借位。 9 （二）用加法器实现减法运算 借助补码，变减法为加法，用加法器实现减法运算。 9 补码：[N]2=2n-（N）2，或者对于原码，保留符号位，按位取反再加1。 例：求（N）2=2的补码。 解1： [N]2= 2=28-2 =（100000000）2-2 =2 解2：N= [N]21例：求（-13）10的补码，设n=8。 解：（-13）10=（1,0001101）2 [-13]2=（1,1110011）2 （二）用加法器实现减法运算 9 例：使用n=8的补码系统计算（5）10-（12）10。 解： （5）10= +（0000101）2=（0,0000101）2cns -（12）10= -（0001100）2=（1,1110100）2cns 0,0000101 + 1,1110100 1,1111001 则（1,1111001）2cns= -（0000111）2=-（7）10 补码将负数转换为正数，变减法为加法运算 （二）用加法器实现减法运算 9 例：分析由74X283和74X157构成如下电路的逻辑功能。 74X157： 四二选一数据选择器 小 结 9 第七节 算术运算电路 超前进位集成4位加法器74LS283 带引脚名的逻辑符号 用74X283构成十进制加法器：构成一位8421BCD码的加法器 应用 用74X283完成代码转换器： 将8421BCD码转换为余3码。 用74X283构成五位全加器 用74X283实现减法运算 一、1位数值比较器（设计） 数值比较器：对两个多位数字进行比较（A、B），以判断其大小的逻辑电路。 输入：两个一位二进制数 A、B。 输出： F B A =1，表示A大于B F B A =1，表示A小于B F B A = =1，表示A等于B 第八节