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一．集成电路设计前端流程及工具。1. 设计输入1) 设计的行为或结构描述。2) 典型文本输入工具有ultraedit-32和editplus.exe.。3) 典型图形化输入工具-mentor的renoir。4) 我认为ultraedit-32最佳。2. 代码调试1) 对设计输入的文件做代码调试，语法检查。2) 典型工具为debussy。3. 前仿真1) 功能仿真2) 验证逻辑模型(没有使用时间延迟)。3) 典型工具有mentor公司的modelsim、synopsys公司的vcs和vss、aldec公司的active、cadense公司的nc。4) 我认为做功能仿真synopsys公司的vcs和vss速度最快，并且调试器最好用，mentor公司的modelsim对于读写文件速度最快，波形窗口比较好用。4. 综合1) 把设计翻译成原始的目标工艺2) 最优化3) 合适的面积要求和性能要求4) 典型工具有mentor公司的leonardospectrum、synopsys公司的dc、synplicity公司的synplify。5) 推荐初学者使用mentor公司的leonardospectrum，由于它在只作简单约束综合后的速度和面积最优，如果你对综合工具比较了解，可以使用synplicity公司的synplify。5. 布局和布线 1) 映射设计到目标工艺里指定位置 2) 指定的布线资源应被使用3) 由于pld市场目前只剩下altera，xilinx，lattice，actel，quicklogic，atmel六家公司，其中前5家为专业pld公司，并且前3家几乎占有了90％的市场份额，而我们一般使用altera，xilinx公司的pld居多，所以典型布局和布线的工具为altera公司的quartus ii和maxplus ii、xilinx公司的ise和foudation。4) maxplus ii和foudation分别为altera公司和xilinx公司的第一代产品，所以布局布线一般使用quartus ii和ise。6. 后仿真1) 时序仿真2) 验证设计一旦编程或配置将能在目标工艺里工作（使用时间延迟）。3) 所用工具同前仿真所用软件。7. 时序分析) 一般借助布局布线工具自带的时序分析工具，也可以使用synopsys公司的 primetime软件和mentor graphics公司的tau timing analysis软件。8. 验证合乎性能规范1) 验证合乎性能规范，如果不满足，回到第一步。9. 版图设计1) 验证版版图设计。2) 在板编程和测试器件。 FPGA和ASIC的概念，他们的区别互连 SelectIO（IOB）存储器 完整的时钟管FPGA的一般特性 当今的FPGA已经远远超出了先前版本的基本性能，并且整合了常用功能（如RAM、时钟管理和DSP）的硬（ASIC型）块。? FPGA内的基本元件如下所示。 可配置逻辑块（CLB） CLB是FPGA内的基本逻辑单元。 实际数量和特性会依器件的不同而不同，但是每个CLB都包含一个由4或6个输入、一些选型电路（多路复用器等）和触发器组成的可配置开关矩阵。 开关矩阵是高度灵活的，可以进行配置以便处理组合逻辑、移位寄存器或RAM。 相应器件的数据手册中提供了更系统的详情。 互连 CLB提供了逻辑性能，灵活的互联布线在CLB和I/O之间发送信号。 有几种布线方法，从专门实现CLB互联的到快速水平和垂直长线，再到实现时钟与其它全局信号的低歪斜发送的器件。 除非特别规定，设计软件使得互联布线任务从用户眼前消失，这样就极大地降低了设计复杂度。 SelectIO（IOB） 当今的FPGA支持很多I/O标准，这样就为您的系统提供了理想的接口连接。 FPGA内的I/O按组分类，每组都能够独立的支持不同的I/O标准。 当今领先的FPGA提供了很多I/O组，这样就实现了I/O支持的灵活性。 存储器 大多数FPGA均提供嵌入式Block RAM存储器，这可以在您的设计中实现片上存储器。 这可以为您的设计实现片上存储器。 Xilinx FPGA在36 kbit块中提供高达10 Mbits的片上存储器，可以支持真正的双端口操作。 完整的时钟管理 业内大多数FPGA均提供数字时钟管理（Xilinx的全部FPGA均具有这种特性）。 Xilinx推出的最先进的FPGA提供数字时钟管理和相位环路锁定。相位环路锁定能够提供精确的时钟综合，且能够降低抖动，并能够实现过滤功能。 ASIC（Application Specific Intergrated Circuits）即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。ASIC的特点是面向特定用户的需求，品种多、批