9 设计方法 - 硬件和射频工程师交流社 .docVIP

第八章 设计方法 网络上研所硬件部 何广敏 数字电路设计正进入一个新的领域。总线速度对系统性能的影响已由原先的第二或第三位因素变成了第一位的因素。许多在目前的高速数字电路设计中需要给以关注的问题，在过去往往是根本不予考虑的。因此现代高速设计不仅要求工程师不断的充实自己以达到新的技术高度，也要求工程师重视各种变量对设计的影响。由于设计的复杂程度随着变量数量的增大而急剧增高，迫切需要新的设计思想，以指导高速数字电路的设计。本章介绍的设计方法可以帮助我们系统地简化一个包含许多难以解决的变量的问题，使之易于实现。 许多以前的设计方法采用的是布线－仿真－布线的设计思路。这种旧的方法要求PCB工程师在任何仿真工作开展之前完成电路板的布局和布线，接着从板子上提取有关参数进行仿真。当发现时序或信号完整性错误时，要求设计工程师作某些的改正，布局也要跟着作相应的修改。这种循环的工作贯穿于整个设计过程。旧的设计方法的缺点是它花费的时间很多，却不能最终提供一个行之有效的“求解空间空间”(solution space)，即使最后找到了解决办法，也可能不知道它是如何产生作用的。一个更为有效的设计方法是采用结构化的步骤，以确保所有变量在前布局设计阶段被考虑进去。这样，只要正确执行每个步骤，布局将会一次通过，而接下的板子参数提取和仿真仅仅是设计的复核了。 本章介绍的设计方法着眼于解决大批量生产的高速总线的设计问题；另外它也概括了已被证明行之有效的用于处理大量变量的设计策略。目前市场中的一些高性能的数字设计已经采用这种设计方法或其变种。最后，本章介绍了从最初的规范制定到只需最少布局反复的工作总线设计的设计流程的细节。本章介绍的设计方法可以帮助我们获得高性能的数字电路设计，缩短研发周期，提高工程师的效率。 9.1 时序 在数字设计中唯一真正要关心的是时序。一些工程师以为成本是要考虑的第一位因素，大多数设计要考虑设计的成本开销。如果设计不符合预定的成本模型，它将不会带来利润。如果第8章中的时序等式不能得到一个正的时序余量（margin），那么系统将不会正常工作。 本书中的每一个概念在某些程度上都与时序有关。即使有些章节讨论的是诸如电压回铃、信号完整性等问题，这仍然与时序有关，因为信号完整性只当它们影响时序（或电路毁坏，导致时序等式不能满足）时才会引起人们的关注。这章的内容将帮助读者把第8章中给出的等式与本书中所有讨论过的高速设计论题联系起来。 数字系统设计的第一步是粗略的确定最初的系统时序。要做到这一点，首先需要从芯片设计者获得系统中用到的所有器件输出信号的偏移（skew）、Tco、建立时间（setup time）和保持时间（hold time）的最大值和最小值。对于市场上已有的器件，上述这些参数可以在其数据手册（datasheet）中查到。应该制作一个电子表格来实现第8章中的时序等式或相应的满足特殊设计要求的等式。在时序等式中要假定一个时序余量值（假定为0或一个较小的正余量），以便求解。这样等式中剩下的变量就只与传输线设计有关了。如果传输线的设计不能满足时序余量的要求，那么要么重新确定芯片的数量，要么降低系统的速度。 对于时钟同步信号设计，传输线延迟的最大值和最小值应该首先要接近估算的初步的PCB走线的最大值和最小值范围，以确保PCB布线可以实现。比如说，如果走线的最大长度是0.15 in.，那么可以肯定的说，这个板子是布不出来的。为了做到布线的可实现性，可以简单的先设定setup time和hold time的余量来求得传输线延迟时间，通过信号平均传播速度将信号延迟时间转换成走线长度。在FR4为基材的扳中，微带线（microstrip）上的信号传播速度是150ps/in.，带状线（stripline）的为170ps/in.。非FR4基材的板子的传播速度可以用一个有效介电常数平均值通过式（2.3）或式（2.4）来求得。对于源同步设计，setup time和hold time的余量应该预设为0，并应该预估PCB的偏移时间。同时要检查偏移值，保证设计是可以实现的。 值得注意的是，表格上的每个值都有可能改变（除非芯片是手头现成的）。这个初始的时序简单的提供一个设计工作的开始点，并为传输线设计确定了一个初始设计目标。它们也提供了一个最初的分析手段，以确定总线速度的选择是否可以实现。一般来说，随着设计的进行，芯片和传输线数量会基于实验室测试或更为详细的仿真而改变。 9.1.1最差的时序表 （最差状况时序表） 设计中，时序表格并不总是需要的。如果所有的器件都是现成的，就没有必要制作一个表格来帮助设计了，因为这时芯片的最差时序是固定的。然而，如果芯片，比如，处理器，芯片组或存贮器与系统是同时开始研发的，那么时序表格是一个非常有用的工具。它可以帮助芯片设计小组（等，比如芯片工