数字集成电路设计10.ppt

* 同步器: 输出模拟轨迹 Single-pole model for a flip-flop * 同步出错 * 例子 * 噪声的影响 低振幅噪声不会影响同步行为 * 经典同步器 使用延时线 2 相位时钟电路 * 串联同步减小MTF * 判断器 * 锁相环（PLL）为基础的同步器 * 锁相环（PLL） 框图 * 相位检测器 经低通滤波输出 传输特性 * 相位频率检测器 * 相位频率检测器（PFD） * PFD 相位传输特性 * 电荷泵 * 锁相环（PLL） 仿真 * 锁相环生成时钟 PhaseDet ChargePump Filter DL PD CP VCO ÷N 延迟锁定环 (基于延时线) 锁相环 (基于VCO) U D U D fREF fO fO fREF Filter * 延迟锁定环 * 基于DLL分布时钟 课堂作业 * 本门课程需要保持的优点（可不写） 本门课程需要改进的缺点（重点写） * * 例子: 21164 时钟网络 300Mhz，9.3M晶体管 2 分布式驱动通道 减少了RC延时/偏差 改进热分布 3.75nF 时钟负载 58 cm 最终驱动宽度 trise = 0.35ns tskew = 150ps tcycle= 3.3ns Clock waveform 时钟驱动模的位置 预驱动 最终驱动 * * Alpha 处理器的时钟偏差 * 2 相位, 多个条件缓冲时钟 2.8 nF 时钟负载 40 cm 最终驱动宽度 本地时钟可以“关闭”来节省电能 减小负载/偏差 减少产热问题 很多时序竞争检测 trise = 0.35ns tskew = 50ps tcycle= 1.67ns EV6 (Alpha 21264) Clocking 600 MHz – 0.35 micron CMOS Global clock waveform * 21264 时钟系统 * EV6 时钟偏差分布 GCLK Skew (at Vdd/2 Crossings) ps 5 10 15 20 25 30 35 40 45 50 ps 300 305 310 315 320 325 330 335 340 345 GCLK Rise Times (20% to 80% Extrapolated to 0% to 100%) * EV7 时钟层次 + 分散驱动 + dll补偿静态和低频变异 + 划分设计和验证 - DLL的设计和验证工作增加 + 定制时钟 活跃的时钟偏差管理+多个时钟域 * 自定时逻辑（一种异步设计） 异步设计时钟功能 1)作为一个完成信号 2) 确保事件的正确次序 真实的异步设计 2) 事件次序是隐含在逻辑中 1)仔细的时序分析可以确保操作的完成 自定时设计 1) 操作的完成是由“完成”信号来保证的 2) 逻辑排序是依靠“握手协议”来确定的 * 流水线同步数据通路 同步设计方法的缺点： （1）由于存在时钟Skew，实际上并不是所有事件同时发生。 （2）把实际的约束和逻辑的约束合在一起会明显影响性能。 在同步的流水线系统中，数据的通过率是由在流水线中最慢的元件在最坏情况下的延时决定的，每一流水级的 平均延时将小于这个最慢的延时，因此采用同步技术将因这个最慢的延时而不得不使放慢系统的数据通过率。 * 自定时流水线数据通路 Done 信号：电路完成运算的标志 Start (Go) 信号：启动一个运算 Req(uest) 信号：输出端已有合法信号 Ack(nowledge) 信号：回答信号。 * 延时模块产生完成信号 优点：硬件开销少， 缺点：电路延时大。 * 完成信号产生——冗余信号编码 双轨编码，在数据中引入冗余，以表明一个具体的数据位是处在过渡状态还是稳定状态。 * 完成信号（ DCVSL） PDN B 0 PDN In 1 In 1 In 2 In 2 B 1 Start Start V DD V DD Done B 0 B 1 用DCVSL产生“完成”信号比起非冗余电路来面积较大，所有各位的完成信号必须“与”在一起以产生N位数据的完成信号，因此完成信号的产生是同时以面积和速度为代价的 * 自定时加法电路 产生差分进位 产生完成信号 * 利用电流检测产生“完成”信号 * 握手协议 两相位信号协议 * 事件逻辑 – Muller-C 单元 功能：两个输入端必须都发生事件（即从状态0 0 11）才能使它的输出端改变状态并产生一个输出事件。 * 2相位握手协议 优点 : 快速、简单（信号线少） 缺点 : 对边沿敏感,要求有额外的逻辑，是所有握手模块初始化到合适状态 * 例子: 自定时FIFO All 1s or 0s - pipeline 空 交替 1s and