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第5章 时序逻辑电路 学习目标 1．了解时序逻辑电路的概念和分类。 2．掌握专用集成计数器、寄存器的逻辑功能，会使用集成计数器、寄存器并扩展其功能。 3．能够查阅集成电路手册，识读计数器和寄存器集成电路的引脚和功能。 第5章 时序逻辑电路 5.1 计数器 5.1.1 同步计数器 5.1.2 异步计数器 5.1.3 集成计数器构成N进制计数器的方法 5.1.4 计数器的设计与分析 5.2 寄存器 5.2.1 数码寄存器 5.2.2 移位寄存器 5.3 移存型计数器 5.3.1 环形计数器 5.3.2 扭环形计数器 5.3.3 最大长度移存型计数器 第5章 时序逻辑电路 第5章 时序逻辑电路 第5章 时序逻辑电路 5.1 计 数 器 计数器由触发器和门电路组成，它按预定顺序改变其内部各触发器的状态，用以表征输入脉冲个数，即计数。 计数器按工作方式分为同步计数器和异步计数器；按进位数制分为二进制计数器和非二进制计数器。 5.1 计 数 器 5.1.1 同步计数器 同步是指组成计数器的所有触发器共用一个时钟，从而使得应该翻转的触发器将同时翻转，并且该时钟就是被计数的输入脉冲。 5.1 计 数 器 5.1.1 同步计数器 1. 二进制计数器 由k个触发器组成的二进制计数器称为k位二进制计数器，它可以累计2k＝N个二进制数：0，1，…，2k?1。N称为计数器的模或进制。若k＝1，2，3，…，则N＝2，4，8，…，相应的二进制计数器称为模2计数器，模4计数器，模8计数器，…。 5.1 计 数 器 5.1.1 同步计数器 1. 二进制计数器 （1） 二进制加法计数器 二进制加法的计数顺序是，当计数脉冲依次输入时，计数器状态按二进制数依次增加。 图示是3位二进制加法计数器，它由3个接成T功能的JK触发器和门电路组成。CP是计数脉冲输入端；Q0～Q3是计数输出端；CO是进位输出端。计数状态表如表所示。 3位二进制加法计数器的波形图如图所示。由图可以看出，每经过一级触发器，输出脉冲周期增加一倍，即频率降低为原来的1/2。因此，1位二进制计数器也是二分频器，3位二进制计数器为八分频器。如触发器有k级，则最后一级触发器所输出的脉冲频率就降低为最初输入频率的1/2k，计数器就是2k分频器。 5.1 计 数 器 5.1.1 同步计数器 1. 二进制计数器 （2） 二进制减法计数器 减法计数规律与加法相反，每来一个计数脉冲，计数数值减1。 4位二进制减法计数器的计数规律如表所示。表中BO是向高一位的借位输出信号。 5.1 计 数 器 5.1.1 同步计数器 1. 二进制计数器 （3） 二进制可逆计数器 将加减计数器合在一起，并加上加/减控制信号予以控制，就可以构成可逆计数器。 图示是4位二进制加/减计数器74HC191，除具有可逆计数功能外，还增加了并行送数等功能，功能表如表所示。其中“↑”表示CP脉冲上升沿作用时，计数状态改变。 图示是74HC191组成多级计数器时的两种级连方法。 74HC191为单时钟结构。如果在执行加或减计数时，计数脉冲来自两个不同的输入端，则计数器为双时钟结构。74HC193为双时钟计数器，执行加计数时，时钟由CPU输入而CPD＝1；执行减计数时，时钟由CPD输入而CPU＝1。 图中，CR为异步复位信号，也称异步清零信号，高电平有效，即只要CR＝1，立刻使计数器中各触发器置零。计数时，应使CR＝0。 5.1 计 数 器 5.1.1 同步计数器 2. 非二进制计数器 非二进制计数器是指模N≠2k的任意进制计数器。例如，当计数器N＝5，10，12时，就称之为模5，模10，模12计数器，也称为五进制，十进制，十二进制计数器。 74HC162是十进制加法计数器，它包含4个D触发器，Q3～Q0是计数输出端。RC是串行进位输出端。 是同步清零端，低电平有效，当 ＝0时，在CP上升沿作用下，触发器均被置零。同步预置控制端 为低电平有效，当 ＝0且 ＝1时，在CP上升沿作用下，将预置数P3P2P1P0送入Q3Q2Q1Q0。CTT、CTP是计数控制端，高电平有效，如果 ＝1， ＝1，而CTT·CTP＝0，各触发器将保持原状态不变。只有CTT·CTP ＝1，计数器才能计数。 表是74HC162的状态表。根据状态表可以画出状态图如图所示。图中，转移线旁边的标注是输出RC取值。 由4个触发器组成的计数器有24＝16种状态，而十进制计数器只用10种，这10种称为有效状态，其余称为无效状态。如果计数器能由无效状态自动转入