第7章 集成触发器.pptVIP

置位与复位控制 锁存器(Latch)和触发器(Flip – Flop)的区别 锁存器虽然也能够存储一位二值信号，但其置1或复位（置0）是由输入S或R直接完成的，不需要触发信号的触发。 边沿D触发器 电路结构、逻辑符号 7.4触发器逻辑功能的转换 公式法转换 ① 分别写出转换前后触发器的特性方程 ② 比较两个触发器的特性方程，求出转换电路的逻辑表达式 ③ 画出逻辑电路图 7.5 边沿JK触发器的HDL描述 library ieee； use ieee.std_logic_1164.all； entity jkcfq is port(j，k，clk：in std_logic； q，qb：out std_logic)； end entity jkcfq； architecture art of jkcfq is signal q_s，qb_s：std_logic； begin process(clk，j，k) is begin if (clkevent and clk=‘1’) then 本章小结 触发器是具有记忆功能的基本逻辑单元，它有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变 触发器的逻辑功能可以用真值表、卡诺图、特性方程、状态图和波形图等5种方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑函数，在分析和设计时序电路时常用来作为判断电路状态转换的依据 根据逻辑功能不同，触发器可分为：RS触发器、JK触发器、 D触发器、T触发器和T′触发器 1. JK D 2. JK T 因此，令J = K =D 已有 Qn+1 = JQn+ KQn 欲得 Qn+1 = D 1 3. D JK 已有 Qn+1 = D 欲得 Qn+1 = JQn + KQn 因此，令 4. D T 已有 Qn+1 = D 欲得 Qn+1 = 因此，令D = 图表法转换 1 根据期待触发器的特性表和已有触发器的驱动表列出转换电路的真值表 根据真值表求出转换电路的逻辑表达式 (3) 画出逻辑电路图 T-JK触发器功能转换表 由表可得 T转换为JK的逻辑图 单脉冲发生器电路 电路图 波形图 工作原理 当电源接通后，由于FF1触发器的 端为0，所以触发器输出 =1。此时FF0状态不确定。 经过一个时钟脉冲作用后，由于FF0控制输入端 则 当用手按下按钮开关, FF0的状态翻转为1，又因 所以触发器FF1也处于翻转状态。故按钮按下后第一个时钟上升沿 Q0由0变1，第二个时钟脉冲上升沿Q0由1变0，产生一个负边沿引起FF1触发器的翻转, 由1变0 . 又由于 与FF0触发器的异步置零端相连，因此FF0触发器置0。经过上述过程，一个单脉冲便可产生。这个单脉冲由触发器FF0的Q0端输出，它是一个正脉冲。 四位流水灯电 路 工作原理 其中FF0和FF1构成四进制计数器，输出端 作为二—四线译码器（74LS139）的地址信号，译码输出信号依次点亮4个发光二极管。 电路图及波形 if(j=‘0’ and k=‘1’) then q_s=‘0’； qb_s=‘1’； elsif (j=‘1’ and k=‘0’) then q_s=‘1’； qb_s=‘0’； elsif (j=‘1’ and k=‘1’) then q_s=not q_s； qb_s=not qb_s； end if； end if ； q=q_s； qb=qb_s； end process； end architecture art； library ieee； use ieee.std_logic_1164.all； entity syndcfq is port(d，clk，reset：in std_logic； q：out std_logic)； end entity syndcfq； architecture art of syndcfq is begin process(clk) is begin if(clkevent and clk=‘1’) then if(reset=‘0’) then q=‘0’; --时钟边沿到来且有复位信号，触发器被复位 else