DC综合.ppt

Attributes-Operating Environment-Wire Load 设计约束设置 List-Ports/Pins View-All Inputs 选中clk Attributes-Specify Clock 根据设计需要设置合适的时钟周期 优化约束设置 最大面积，一般设置为0 最大扇出负载数，即端口能够驱动管子的个数 最大转换时间 选中所有输入端口 按照实际需要设置各参数 设置输入延时 选择延时的边沿类型 设置延时时间 选中所有输出端口 最大输出转换 与输入延时设置类似 保存未映射文件 File-Save as…… 选择ddc格式 编译设计文件 Design-Compile Design 各种类型的报告 选择映射、面积的作用效果 编译后，各逻辑单元已对应到工艺库的单元模块 选择Cells(All) 编译后的原理图 双击ac模块，得到最底层单元 保存映射后文件 选择ddc格式 查看各类报告 设计文件的面积报告 时序路径报告 驰豫时间为正，说明时序满足要求 输出门级网表 在生成网表文件之前，先应用一下HDL的命名规则，方法是输入如下命令： 　若生成VHDL网表，输入： 　change_names -hierarchy -rules vhdl -verbose File-Save as…… 选择VHDL格式 若要生成verilog门级网表，最好先重载一下设 计，具体方法如下。首先移除内存中的设计， Files-Remove All Designs 然后，重新读入之前保存的mips_mapped.ddc Files-Read... 其后的过程则类似。 Verilog门级网表 命令行历史记录，可以将其保存为Tcl脚本文件 输出sdf文件（Standard Delay Format） 命令：write_sdf -version 2.1 ./mips_width8_regbits3.sdf 输出sdc文件（Synopsys Design Constraints） 命令：write_sdc -nosplit ./mips_width8_regbits3.sdc 把网表和相关的SDF、SDC拿去做功能仿真、形式验证、STA，直到通过以上检测 使用Tcl脚本文件运行DC 输入dc_shell-t 输入source mips.tcl 3 现场演示 LOGO Synopsys --DC逻辑综合 内容 逻辑综合及综合工具Design Compiler DC操作流程 MIPS实例现场演示 1 逻辑综合（Logic Synthesis） 在集成电路设计上，逻辑综合特指将寄存器传输级（Register-Transfer-Level）的HDL代码转换为与工艺相关的门级网表（Gate-Level-Netlist）的过程。 逻辑综合示意图 设计思想 RTL代码 Verilog VHDL 逻辑综合 门级电路描述 在DC中，总共有8种设计实体： 设计(Design)：一种能完成一定逻辑功能的 电路。设计中可以包含下一层的子设计。 单元(Cell)：设计中包含的子设计的实例。 参考(Reference)：单元的参考对象，即单元 是参考的实例。 端口(Port)：设计的基本输入输出口。 管脚(Pin)：单元的输入输出口。 线网(Net)：端口间及管脚间的互连信号。 时钟(Clock)：作为时钟信号源的管脚或端口。 库(Library)：综合时用到的一组单元的集合。 对于DC而言，通常要指定下面4种库。 Target library target library对应工艺库，也就是代工厂提供的某种工艺的工艺库 　 Link library ink library主要是用来指定DC查找时所指向的目标，通常也就是target library。 指定参考库 synthetic library Synthetic library是DC综合时用来将HDL代码转化为相对应的元件时所参考的IP库，比如符号“+”，通过查找IP库将生成某一类加法器。默认情况下，DC使用它自带的IP库，当然，如有必要，用户也可以指定别的IP库。 　　 Symbol library 在使用DC的图形化界面也就是DV的时候，给出原理图上各种标准单元如与非门的符号。 指定参考库的命令格式： set target_library my_tech.db --指定目标库 set link_library {* my_tech.db} --“*”号表示先查找内存 set search_path {./mips/lib} --指定查找路径 l