Verilog语法讲解.pptVIP

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Verilog语法讲解

always @ (code_in) begin if (code_in===3b101) begin L=b1; y =enL; ya=en(!L); end else begin L=b0; y =enL; ya=en(!L); end end endmodule 2010-2-1 EDA技术与DE2实践 * 2010-2-1 EDA技术与DE2实践 * 实验三 MSI组合逻辑电路 内容:做2,3。 4为选做。 2010-2-1 EDA技术与DE2实践 * 要点: 第1步 74LS151(MUX )多路选择器的功能: ST=0:工作。 ST=1: 其中Di可以是变量。 2010-2-1 EDA技术与DE2实践 * 表4.$ units_number 的取值及代表的时间单位 0 1s -4 100μs -8 10ns -12 1ps -1 l00ms -5 10μs -9 Ins -13 100fs -2 10ms -6 1μs -10 l00ps -14 10fs -3 lms -7 l00ns -11 l0ps -15 lfs 2010-2-1 EDA技术与DE2实践 * 系统任务调用 $timeformat (-4,3, ps,5); $display (Current simulation time is %t, $time); 将显示$display任务中%t说明符的值如下: Current simulation time is 0.051ps 如果没有指定$timeformat, %t按照源代码中所有时间标度的最小精度输出。 2010-2-1 EDA技术与DE2实践 * 8.仿真控制任务 系统任务$finish使仿真器退出,并将控制返回到操作系统。 系统任务$stop使仿真被挂起。在这一阶段,交互命令可能被发送到模拟器。 下面是该命令使用方法的例子。 Initial # 500 $stop; // 500个时间单位后,模拟停止 2010-2-1 EDA技术与DE2实践 * 系统任务和系统函数 9.仿真时间函数 下列系统函数返回仿真时间: $time:返回64位的整型模拟时间给调用它的模块。 $stime:返回32位的时间。 $realtime :向调用它的模块返回实型仿真时间。 2010-2-1 EDA技术与DE2实践 * 系统任务和系统函数 例4_$_3 timescale 10ns/1ns module TB; ……; initial $monitor (“ Put_A= %d Put_B= %d” , Put_A, Put_B, “ Get_O= %d” , Get_O,at time %t, $time); endmodule 2010-2-1 EDA技术与DE2实践 * 该例产生的输出如下: Put_A=0 Put_B=0 Get_O=0 at time 0 Put_A=0 Put_B=l Get_0=0 at time 5 Put_A=0 Put_B=0 Get_0=0 at time 16 $time按模块TB的时间单位比例返回值,并且被四舍五入。注 $timeformat描述了时间值如何被输出。 2010-2-1 EDA技术与DE2实践 * 10.其他 下列系统函数是数字类型变换的功能函数: $rtoi(real_value) :通过截断小数值将实数变换为整数。(理解为:real to integer)。 $itor(integer_value) :将整数变换为实数。(理解为:integer to real)。 $ realtobits ( real_value) :将实数变换为64位的实数向量表示法(实数的IEEE745表示法)。 $bitstoreaI(bit_value):将位模式变换为实数(与$realtobits相反)。 $ random [ (seed) ]:根据种子变量(seed)的取值按32位的有符号整数形返回一个随机数。种子变量(必须是寄存器、整数或时间寄存器类型)控制函数的返回值,即不同的种子将产生不同的随机数。如果没有指定种子,每次$ random B 被调用时根据缺省种子产生随机数。

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