基于FPGACPLD的智能数字频率计与实现.doc

基于FPGA/CPLD的智能数字频率计的设计与实现 摘要：利用可编程逻辑器件PLD，以EDA工具Mux PlusII为开发平台，运用VHDL语言设计智能判断换挡测量频率范围在0~10MHz的数字频率计，分别用图形例化和元件例化实现模块联调。 关键词: FPGA/CPLD; EDA；数字频率计；模块联调； Design and Realization Of Intelligent Digit Frequency Meter Based On FPGA/CPLD Huang Qinglong(Supervising Teacher:Chen Qiang) (Applied technology Institute, Chongqing Three Gorges University, Wanzhou404000, Chongqing) Abstract: Uses programmable logical component PLD, as develops the platform take EDA tool Mux PlusII, shifts gears the survey frequency range using the VHDL language design intelligence judgment in the 0~10MHz digital frequency meter, uses the graph example separately and the part example realizes module jointing shake down testing. Key word: FPGA/CPLD; EDA;Digital frequency meter; Module jointing shake down testing; 引言： 随着计算机和大规模集成电路制造技术的迅速发展，采用普通的小规模数字逻辑集成电路已经不能够满足现代数字系统设计要求了。复杂可编程逻辑器件（CPLD,Complex PLD）和现场可编程门阵列（FPGA,Field Programmable Gate Array）因其功能强大、开发过程投资少和周期短、在线可编程、可以反复修改、保密性能好等优点，已经成为硬件设计者首选的电子元件之一。数字频率计在TTL硬件电路设计中器件较多，连线复杂，存在较大延时和测量误差，性能不稳定等缺点。采用EDA技术用VHDL(VHSIC Hardware Description Language)超高速集成硬件电路的硬件描述语言来设计实现数字频率计将克服上述缺点，使之实现成为了可能。 1数字频率计设计原理 系统设计通过Altera公司的设计开发软件Mux PlusII，运用VHDL语言设计一个4位十进制数码显示的智能数字频率计，测量档位能够智能判断，即具有自动换挡的功能，当输入信号频率大于10 MHz时，输出超量程显示为H，其频率测量范围0~10MHz，频率计共分四档： 一档：0~9999Hz; 二档：10~99.99KHz; 三挡：100.0~999.9 KHz; 四档：1.000~9.999 MHz; 通过外部提供的时基信号经过分频器分频后给计数器电路提供1s的闸门信号，在1s的闸门时间里计数器对被测信号进行计数，即信号的频率，并通过被测信号的频率自动判断合适的量程，计数器测出的频率输出给译码器译码后送出给LED显示器显示。 2设计总体框图 数字频率计是一种用十进制数字显示被测信号频率的数字测量仪器,它的基本功能是测量方波信号及其他各种单位时间内变化的物理量。本数字频率计采用自顶向下的设计思想，通过闸门提供的1s闸门时间对被测信号进行计数即测出的被测信号的频率，测出的频率再通过译码器译码后输出给显示器显示。根据系统设计的要求，数字频率计的电路原理框图如下： 3 设计实现 用VHDL语言设计一个数字频率计电路系统，应用自顶向下（top_down）的设计思想，将各模块按功能逐层分割化设计方法进行设计，顶层模块对电路系统的功能进行描述，对端口进行说明，而底层的各设计模块将描述各模块的具体功能，根据频率计的系统原理框图应用自顶向下的设计思想设计数字频率计的顶层电路和底层电路。 3.1底层各功能模块基于VHDL的设计 此数字频率计系统分为分频模块、计数模块、锁存器模块和显示模块。 3.1.1分频模块 分频模块将输入系统的时基信号进行分频处理，将输入的4MHz的时钟分成0.5Hz的闸门信号。 设计实体（ENTITY）:分频器模块取名为fen.vhd 端口定义（PORT）:各输入输出引脚定义如下： Clk：4MHz的时基信号； Q：闸门信号输出； 设计输出文本：