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第7章 传输线和信号完整性 二、单位长度的电参数 考虑一个CMOS反相器，通过一个微带线上的一对连接盘与另一个CMOS反相器相连，微带线宽为100mil、位于厚度为62mil的FR－4（εr＝4.7）基板上的连接盘组成，有关参数计算如下： 1、有效相对介电常数： 2、特征阻抗： 3、传播速度： 4、电位长度电感和电容： 门电路1的输出由一个2.5V，25MHz的脉冲串表示，该脉冲具有2ns的上升/下降时间和50％的占空比，源阻抗为25Ω，代表CMOS反相器的典型输出阻抗，负载有一个5pF的电容表示，模拟了CMOS的输入。传输线总长度为20cm。单向延时TD＝L/v=1.25ns。连接等效电路、脉冲波形、PCB尺寸及传输线端输出电压V (L,t)如下： + VS(t) - RS=25Ω + V (0,t) - ZC=53.4Ω TD=1.25ns c=5pF + V (L,t) - L=20cm VS(t) 2.5V 20ns 40ns 2ns 2ns t 62mil 100mil 地平面 图中清晰地显示了又传输线的不匹配而产生的振铃现象，该现象可能导致电平进入逻辑“0”和逻辑“1”之间的“灰色区域”，从而引起逻辑错误。 SPICE源代码如下： EXAMPLE VS 1 0 PWL(0 0 2N 2.5 20N 0 40N 0) RS 1 2 25 T2 0 3 0 Z0=53.4 TD=1.255N CL 30 5P .TRAN 0.04N 40N 0 0.04N .PROBE .END 传输线输入端电压的测量值与SPICE预测值如下图所示，可见预测值与实际测量值吻合较好。 1、传输线的终端效应 考虑一典型的时钟或数据传输情况，数字门电路用戴维南等效电路表示，负载门电路用一负载电阻表示，对于典型CMOS门电路，其选通输出阻抗大约为10-30Ω。CMOS门电路的输入为典型的容性输入，约为5-15pF数量级。 因为传输线的不匹配而在终端产生的振铃现象会影响信号的完整性，为了说明这一点，考虑用开路来为CMOS门电路的输入建模，如下图所示。 L ＋ VS(t) － RS＝10Ω ZC＝50Ω TD ＋ VL(t) － ГL＝+1 VS(t) 5V t 负载电压波形如下图所示，接收电压在所希望的5V左右波动，波动范围在8.33V到2.78V之间，最终稳定在5V。这就形成了振铃现象，使接收电压处于电路制造商定义的由逻辑0和逻辑1表示的电压之外，从而导致逻辑错误。 负载和源的反射系数符号相反的情况代表了数字电路中源－负载端 的大多数情况， 这时均会出现 振铃现象。当 负载和源的反 射系数符号相 同时，负载电 压将稳定地增 加到稳态电平。 1TD 3TD 5TD 7TD 9TD 11TD 13TD 15TD 17TD t 8.33 4.17 4.17 2.78 6.48 4.01 5.66 4.56 -2.78 -2.78 1.85 1.85 0.823 -1.23 A、容性终端的影响 考虑下图的情况，其中RS＝ZC，因此传输线在源处是匹配的，所以源端的反射系数为0，负载端用一电容表示CMOS门电路的输入，用拉氏变换表示为ZL＝1/sC，负载端的反射系数为： TC＝ZCC为时间常数。 ＋ VS(t)＝V0u(t) － ＋ VL(t) － C ZC ZC，TD ＋ V0/s － ＋ VL(s) － ZL=1/sC ZC t VS (t) V0 由于源端匹配，只有一个前向行波入射到负载和一个反向行波返回源，其负载电压为： 表示TD的单向时延。由逆变换可得： 波形如下图所示： 3TD VL(t) Vo Vo/2 td TD 2TD t 由于引入零上升时间的脉冲行波，初看起来好像是电容由短路状态逐渐地转换为开路状态，理想情况（用一开路负载代替电容），负载电压在t＝TD时刻应该突然上升至V0。电容的影响是引入额外的时延（在50％那一点测得）td，当VL（t）＝0.5V0时，可得时延为td＝0.693TC＝0.693CZC。一条50Ω的传输线和一个5pF的负载电容，可以得到1.73ns的时延。 * 通过一对平行导体在两点之间传输数字和模拟信号，该平行导体就称为传输线。