数电康华光第5章.pptVIP

3. D锁存器的动态特性 定时图：表示电路动作过程中，对各输入信号的时间要求，以及输出对输入信号的响应时间。 下 页 上 页 返 回 动态特性反映锁存器（触发器）对输入信号和时钟信号间的时间要求，以及输出状态对时钟信号响应的延迟时间。 3. D锁存器的动态特性 下 页 上 页 返 回 建立时间tSU：数据信号D 应在门控信号E下降沿到来之前建立起来，才能保证正确锁存。tSU表示D信号对E下降沿的最少时间提前量。 保持时间tH ：在E电平下降后,D信号不允许立即撤除,否则不能确保数据的锁存。 传输延迟时间tPLH和tPHL：D、E共同作用后，输出端响应的最大延迟时间。 脉冲宽度tW：保证D信号正确传送到Q和Q,要求E信号的最小高电平脉冲宽度。 中规模集成的CMOS八D锁存器74HC/HCT373 4. 典型集成电路 下 页 上 页 返 回 E 门控 使能 三态门 表5.2.4 74HC/HCT373的功能表 高阻 × × × H 锁存和禁止输出 H H H* L L L L L* L L 锁存和读锁存器 H H H H L L L L H L 使能和读锁存器 （传送模式） QN DN LE 输 出 内部锁存器 状 态 输 入 工作模式 L*和H*表示门控电平LE由高变低之前瞬间DN的逻辑电平。 下 页 上 页 返 回 下 页 上 页 返 回 5.3 触发器的电路结构和工作原理 5.3.1 主从触发器 5.3.2 维持阻塞触发器 5.3.3* 利用传输延迟的触发器 5.3.4 触发器的动态特性 5.3 触发器的电路结构和工作原理 1. 锁存器与触发器 锁存器在E的高(低)电平期间对信号敏感。 触发器在CP的上升沿(下降沿)对信号敏感，刷新状态。 与此对应，在Verilog HDL中对锁存器与触发器的描述语句是不同的。触发器主要有三种电路结构：主从触发器、维持阻塞触发器和利用传输延迟的触发器。 CP CP E E 下 页 上 页 返 回 5.3 主从触发器 主锁存器与从锁存器结构相同 1. 电路结构——由传输门组成的CMOS边沿D触发器 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 5.3.1 主从触发器 下 页 上 页 返 回 工作原理： TG1导通，TG2断开——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存器维持在原来的状态不变。 (1) CP=0时: =1，C=0， Q?跟随D端的状态变化，使Q?=D。 下 页 上 页 返 回 工作原理： (2) CP由0跳变到1 : =0，C=1， 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号。 TG3导通，TG4断开——从锁存器Q?的信号送Q端。 TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 下 页 上 页 返 回 工作原理： 从锁存器在工作中总是跟随主锁存器的状态变化。它的输出状态仅仅取决于CP信号上升沿到达前瞬间的D信号，是时钟脉冲上升沿触发的D触发器。特性方程为： 下 页 上 页 返 回 双D触发器74HC/HCT74 中D触发器的逻辑图 2. 典型集成电路 具有直接（异步）置1、直接（异步）置0，正边沿触发的D功能触发器。 下 页 上 页 返 回 74HC/HCT74的功能表 L H H* ↑ H H H L L* ↑ H H Qn+1 D CP H H × × L L H L × × L H L H × × H L Q D CP 输 出 输 入 国标逻辑符号 74HC/HCT74的逻辑符号和功能表 L*和H*表示CP脉冲上升沿到来之前瞬间D的电平。 下 页 上 页 返 回 5.3.2 维持阻塞触发器 1. 电路结构与工作原理 置0维持线 基本RS触发器，响应输入D和CP信号 根据 确定触发器的状态 下 页 上 页 返 回 CP = 0 2.工作原理 Qn+1=Qn D 信号进入触发器,为状态刷新作好准备 Q1 = D Q4= D D信号存于Q4 0 1 1 D D G1 1 CP Q 1 G2 G3 3 G5 Q 2 Q 3 S R Q 4 D G6 Q Q G4 下 页 上 页 返 回 当CP 由0 跳变为1 0 1 D D G1 1 CP Q 1 G2 G3 3 G5 Q2 Q 3 S R G4 Q 4 D G6 Q Q 1 0 0 D D 在CP脉冲的上升沿，触法器按此前的D信号刷新。 下 页 上 页 返 回 当CP =1 在CP脉冲的上升沿到来瞬间使触发器的状态变化 D信号不影响 、 的状态，Q的状态