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数字系统设计 实验报告 实验04：汽车尾灯控制系统设计 实验地点： 理工楼703 实验时间：2011年5月13日 实验04：汽车尾灯控制系统设计与实现 一、实验目的： （1）、了解汽车尾灯的工作原理。 （2）、进一步熟悉Verilog语言以及QuartusII开发环境。 （3）、掌握由硬件语言控制LED灯的亮灭。 二、实验仪器： （1）、PC机。 （2）、数字系统设计实验开发板。 三、实验原理： （1）汽车尾部左右两侧各有3只尾灯，用作汽车行驶状态的方向指示标志。 （2) 当汽车正常向前行驶时，6只尾灯全部熄灭。 （3) 当汽车要向左或向右转弯时，相应侧的3只尾灯依次由左至右闪亮。每个灯亮1s，每个周期为3s，另一侧的3只灯不亮。 （4) 紧急刹车时，6只尾灯全部闪亮，闪动频率为1Hz。 四、实验步骤： 1．建立工程，设计程序： 1）新建工程，名为“LIGHT”； 2）新建名为“LIGHT”的verilog HDL文件（文件名和模块名称和工程名保持一致）。 3）调试程序： 2. 配置管脚如下： 4．下载到开发板，观察实验结果。 实验结果显示与理论相符合。 五、结构图（或详细程序）： 汽车尾灯实现的详细程序： module light(clock,turnl,turnr,ordinary,brake,lightr,lightl); input clock,turnl,turnr,ordinary,brake; output lightr,lightl; reg[2:0] lightr; reg[2:0] lightl; integer temp0; integer a_temp; integer b_temp; reg f1,f2,i; //分频模块 always@(posedge clock) begin if(a_temp==9999) begin f1=~f1; a_temp=0; end else a_temp=a_temp+1; end always@(posedge clock)// 1hz begin if(b_temp==9999999) begin f2=~f2; b_temp=0; end else b_temp=b_temp+1; end always@(posedge f2) begin if(temp02) temp0=temp0+1; else temp0=0; end always@(posedge f2) begin i=~i; end always@(posedge f1) begin if(turnl==1turnr==0) begin case(temp0) 0:begin lightl=3b100;lightr=3b000;end 1:begin lightl=3b010;lightr=3b000;end 2:begin lightl=3b001;lightr=3b000;end endcase end else if(brake==1) begin case(i) 0: begin lightl=3b111; lightr=3b111; end 1: begin lightl=3b000; lightr=3b000; end endcase end else if(turnr==1turnl==0) begin case(temp0) 0:begin lightr=3b100;lightl=3b000;end 1:begin lightr=3b010;lightl=3b000;end 2:begin lightr=3b001;lightl=3b000;end endcase end else begin lightl=3b000; lightr=3b000; end end endmodule 六、实验心得： （1）本次实验，我们采用模块化的设计方法，将整体分成不同功能的模块，如计时模块、分频模块、显示控制模块、LED灯显示模块，然后分模块编写程序（由小组人员分工完成），之后再将模块之间用变量连接起来，从而实现汽车尾灯显示要求。 （2）在实现本次设计的过程中，使我们了解了汽车尾灯的基本原理，从而让我们觉得，首次将我们的专业知识与生活联系起来，增强了我们对本课程的学习兴趣。 （3）在本次实验的实现过程中，通过调用case语句、always语句，是我们进一步加深了对case、always语句的认识，并且能够将其运用到其他设计中，使我们进一步熟练了这种设计方法和verilog程序设计语言。