西工大FPGA实验报告一.docxVIP

西北工业大学《硬件描述语言与FPGA》实验报告学 院：学　　号：姓　　名：专 业：实验时间：实验地点：指导教师：西北工业大学20 年 月利用有限状态机进行时序逻辑的设计一、实验目的及要求1．掌握利用有限状态机实现一般时序逻辑分析的方法。2．掌握用Verilog编写可综合的有限状态机的标准模板。3．掌握用Verilog编写状态机模块的测试文件的一般方法。二、实验设备（环境）及要求安装Modelsim-6.5c的PC机。三、实验内容与步骤内容：1．阅读书上例子，熟悉状态机的设计流程及设计思路；2．设计一个串行数据检测器。要求是：连续4个或4个以上为1时输出为1，其他输入情况下为0；3．建立工程并编写源代码和测试模块；4．布局布线级仿真。步骤：1．建立工程并编写模块源码；2．编写测试模块并思考模块是如何实现逐位左移循环进入状态机测试的；3．布局布线并仿真，结合给出的状态转化图理解状态机的工作原理；4．记录数据并完成实验报告。设计一个简单的状态机，功能是检测一个5位的二进制序列“10010”。四、实验代码module seqdet(x,z,clk,rst,state); input x,clk,rst; output z; output [2:0]state; reg [2:0]state; wire z; parameter IDLE=d0,A=d1,B=d2,C=d3,D=d4,E=d5,F=d6,G=d7; assign z=(state==Ex==0)?1:0; always @(posedge clk) if(!rst) begin state=IDLE; end else casex(state) IDLE:if(x==1) begin state=A; end A:if(x==0) begin state=B; end B:if(x==0) begin state=C; end else begin state=F; end C:if(x==1) begin state=D; end else begin state=G; end D:if(x==0) begin state=E; end else begin state=A; end E:if(x==0) begin state=C; end else begin state=A; end F:if(x==1) begin state=A; end else begin state=B; end G:if(x==1) begin state=F; end default:state=IDLE; endcaseendmodule//测试代码`timescale 1ns/1nsmodule seqdet_Top; reg clk,rst; reg [23:0]data; wire [2:0]state; wire z,x; assign x=data[23]; always #10 clk=~clk; always @(posedge clk) data={data[22:0],data[30]}; initial begin clk=0; rst=1; #2 rst=0; #30 rst=1; data=b1100_1001_0000_1001_0100; #500 $stop; end seqdet m(x,z,clk,rst,state);endmodule五．综合仿真结果仿真图:综合图： 六、教师评语签名：日期：成绩