verilog程序题详解.docVIP

1用阻塞方式设计一个2选1的多路选择器 module mux2_1(ina,inb,sel,out); input ina,inb; input sel; output out; reg out; always@(sel or ina or inb) case(sel) 1b1:out=ina; default:out=inb; endcase endmodule 2 设计一个8位全加器 module adder7(ina,inb,ci,sum,co); input[7:0] ina,inb; input ci; output[7:0]sum; output co; reg[7:0]sum; reg[4:0] carry; genvar i; generate for(i=0;i4;i=i+1) begin:r_loop always@(ina[i] or inb[i] or carry[i]) begin carry[0]=ci; sum[i]=ina[i]^inb[i]^carry[i]; carry[i+1]=ina[i]inb[i]|ina[i]carry[i]|inb[i]carry[i]; end end endgenerate assign co=carry[4]; endmodule 3 同步复位的4位计数器 module count4(clk,nrst,out); input clk,nrst; output[4:0] out; reg[4:0] out; always@(posedge clk) if(!nrst) out=4b0; else out=out+4b1; endmodule 4 用case语句设计一个4选1的数据选择器 module mux4_1(en ,in1 ,in2 ,in3 ,in4 ,sel ,out ); input en ; input [7:0] in1 ,in2 ,in3 ,in4 ; input [1:0] sel ; output [7:0] out ; reg [7:0] out ; always @(sel or en or in4 or in1 or in2 or in3 ) begin if (en == 0) out = {8{1b0}}; else case (sel ) 0 : out = in1 ; 1 : out = in2 ; 2 : out = in3 ; 3 : out = in4 ; default : out = {8{1b0}}; endcase end endmodule 5 设计一个8-3优先编码器 module encoder83(in,outcode); output[2:0] outcode; input [7:0] in; function[2:0] code; input[7:0] ina; if(ina[0]) code=3b000; else if(ina[1]) code=3b001; else if(ina[2]) code=3b010; else if(ina[3]) code=3b011; else if(ina[4]) code=3b100; else if(ina[5]) code=3b101; else if(ina[6]) code=3b110; else if(ina[7]) code=3b111; else code=3bx; endfunction assign outcode=code(in); endmodule module bianma83(a,b); input [7:0] a; output [2:0] b; reg [2:0] b; always @ (a) begin casex(a) 8b=3b000; 8b0000001x:b=3b001; 8b000001xx:b=3b010; 8b00001xxx:b=3b011; 8b0001xxxx:b=3b100; 8b001xxxxx:b=3b101; 8b01xxxxxx:b=3b110; 8b1xxxxxxx:b=3b111; default:b=3bx; endcase end endmodule 6.设计八功能的算术运算单元(ALU)，其输入信号a和b均为4位，功能选择信号select为3位．输出信号out为8位。算术运算单元alu所执行的操作与select信号有关，具体关系见下表。 modu