FPGA 交通灯控制器实验.docVIP

交通灯控制器 一、实验目的 熟练掌握EDA软件quartus 2的应用环境,加强利用verilog语言解决生活中实际问题的能力。 二、实验原理和内容 利用软件quartus 2进行编写程序实现十字路口交通灯控制器，达到A方向和B方向红、黄、绿三盏灯按合理的顺序亮或灭，并能将灯亮的时间用倒计时的形式显示在数码管上，最后通过软件自带的工具将交通灯控制器的门级电路和RTL级电路自动生成。 三、实验步骤 1：首先分析交通灯的原理，整理出所需要的模块，设定每个灯的亮灯时间。 2：运行 quartus 2软件、新建工程，然后新建verilog HDL文件，利用verilog语言编写程序实现A和B方向的红黄绿三盏灯合理的交替亮灭，通过对应数码管显示亮灯倒计时。 3：编译程序，若有错误根据错误提示对程序进行修改，直到编译通过，然后设置LED灯和数码管的引脚，以达到控制A和B那盏灯亮和与之相对应的数码管做倒计时，倒计时结束，亮灯状态转换的效果。 4：将程序烧入FPGA开发板，观察开发板上的LED和数码管显示状况，看是否达到实验目的，若达到则记录实验结果并整理，反之继续修改，直到达到预期效果为止。 5：关闭电源，拆除实验器材。 实验数据 A方向红灯40s,黄灯10s,绿灯30s B方向红灯40s,黄灯10s,绿灯30s 五、实验代码 module traffic(clk,en,seg,dig,lampa,lampb); input clk;//时钟信号，50Mhz input en;// 使能信号，当为高电平时控制器工作，当为低电平时，进行初始化设置。 output[7:0] dig;//数码管位选 output[7:0] seg;//数码管段选 output[2:0] lampa;//A方向灯亮的情况 output[2:0] lampb;//B方向灯亮的情况 reg clk_out1; reg clk_out2; reg[15:0] count1; reg[31:0] count2; reg[1:0] a; reg[2:0] lampa; reg[2:0] lampb; reg[3:0] disp_dat; reg[7:0] dig; reg[7:0] seg; reg[7:0] ared,ayellow,agreen,bred,byellow,bgreen; reg[7:0] numa,numb; reg tempa,tempb; reg[1:0] counta, countb; always @(posedge clk) begin count1=count1+1; if(count1==16d25000) begin clk_out1=~clk_out1; count1=0; end end always @(posedge clk) begin count2=count2+1; if(count2==32 begin clk_out2=~clk_out2; count2=0; end end always @(en) //给各种灯亮的时间预置数，注意此处为十六进制的数 begin if (!en) begin ared = 8h40; ayellow = 8h10; agreen = 8h30; bred =8h40; byellow = 8h10; bgreen = 8h30; end end always @(posedge clk_out2) //控制A方向的四种灯的亮灭及亮的时间 begin if(en) begin if(!tempa) begin tempa = 1; case(counta) 2d0:begin numa = ared; lampa = 3b011; counta = 2d1;end 2d1:begin numa = agreen; lampa = 3b110; counta = 2d2;end 2d2:begin numa = ayellow; lampa = 3b101; counta = 2d0;end endcase end else begin