VHDL知识点.docxVIP

VHDL程序的基本结构一个完整的VHDL语言程序通常包含库（Library）：如ieee, std, work等程序包（Package）实体（Entity）：I/O 端口结构体或构造体（Architecture）：具体描述电路所要实现的功能配置（Configuration）实体：用于描述所设计系统的外部接口特性；即该设计实体对外的输入、输出端口数量和端口特性。结构体：用于描述实体所代表的系统内部的结构和行为；它描述设计实体的结构、行为、元件及内部连接关系。库：存放已经编译的实体、结构体、程序包集合和配置。程序包：存放各设计模块都能共享的数据类型、常数和子程序库；配置：实体对应多个结构体时，从与某个实体对应的多个结构体中选定一个作为具体实现。保存的文件名与实体名字应该一致PORT（端口）说明PORT ( 端口名 : 端口模式数据类型 ;端口名 : 端口模式数据类型 ; ………… ) ;端口模式out (输出):只能被赋值，用于不能反馈的输出；in (输入):只能读，用于时钟输入、控制输入单向数据输入；inout(输入输出) :既可读又可被赋值，被读的值是端口输入值而不是被赋值，作为双向端口。buffer(缓冲):类似于输出，但可以读，读的值是被赋值，用做内部反馈用，不能作为双向端口使用结构体的一般表达如下： ARCHITECTURE 结构体名称 OF 实体名称 IS [说明语句]可以不要 BEGIN (功能描述语句) END ARCHITECTURE 结构体名称；功能描述语句：处于begin 与end 之间，描述结构体的行为与连接关系，它是构成结构体的主体。描述实体的逻辑行为、以各种不同的描述风格表达的功能描述语句，或针对层次设计中，以元件例化语句为特征的外部元件（设计实体）端口间的连接。库:是一些常用代码的集合。库说明总是放在设计单元的最前面将常用代码存放到库中有利于设计的复用和代码共享，也可使代码结构更清晰；（1）IEEE库IEEE库定义了四个常用的程序包：std_logic_1164 (std_logic （8值） std_ulogic （9值）逻辑值的逻辑运算）std_logic_arith (signed、unsigned数据类型的(算术、比较运算函数)std_logic_signed (std_logic_vector类型数据的进行有符号算术、比较运算操作函数)std_logic_unsigned (std_logic_vector类型数据进行无符号算术、比较运算操作函数) （2）STD库（默认库）VHDL的标准资源库，包括数据类型和输入/输出文本等内容。库中包集有：standard和textio。（3）WORK库（默认库）当前工作库，当前设计的所有代码都存放在work库中，无需声明。（4）ASIC 矢量库各公司提供的ASIC 称逻辑门库（5）用户定义的库用户为自身设计需要所开发的共用包集合和实体。除 WORK、STD 库外，其他库在使用之前，在使用库之前，首先需要对库进行声明程序包:集合用于封装属于多个设计单元分享的公共信息。已定义的常数、数据类型、元件调用说明、子程序的一个集合，类似于C语言中的“.h”文件（头文件）；数据对象信号（signal）、变量（variable）——处理非静态数据常量（constant）、通用属性（generic）——处理静态数据1.常量(constant)：命名数据类型的一种特殊值。2.变量（variable）：用来在顺序执行的语句间传递中间值。3.信号（signal）: 用于在实体（或进程）之间传送信息。常量和信号是全局的，既可以用于顺序代码也可用于并发代码变量只能在顺序代码中使用，相对于信号而言，变量只能是局部的，所以变量值不能传递到进程process、函数function和过程procedure外部。（1）常量声明的语法格式： constant 常数名：数据类型[：=初始值]；例： constant aa : real; constant bb : bit; （2）常量的赋值： aa:= 5.0 ; bb:=‘1’;（1）变量声明的语法格式 Variable 变量名：数据类型[约束条件] [：=表达式]；例： Variable x,y: bit； Variable a,b: integer range 0 to 255:=10;（2）变量的赋值 x:=‘1’; Y:=‘0’; a:=10;