Verilog_HDL试卷.doc

山东科技大学2008—2009学年 第二学期 《EDA设计仿真与硬件描述语言》考试试卷 （A卷） 班级 姓名 学号 题号 一 二 三 四 总得分 评卷人 审核人 得分 一．填空题（共15分） 1．给出下述Verilog语句的仿真输出结果（本题5分，每个1分）。 （1）$displayb ( 4b1010 4b0110 );输出为： 0 （2）$displayb ( 4b1x10 = = 4b1x10 ); 输出为： x （3）$displayb ( ^4b1110 ); 输出为： 1 （4）$displayb ( {3{2’b10}} ); 输出为： 101010 （5）//假设reg [3:0] a; reg [7:0] y; a=4b1010; $displayb ( {{4{a[3]}},a} ); 输出为： 11111 010 2．假设design为Lab1.v，顶层模块名为Lab1；TestBench为Lab1_TB.v，顶层模块名为Lab1_TB, 按下述步骤要求，采用modelsim命令行方式时的完整仿真命令序列为：（本题10分，每个2分） 创建物理库mywork: vlib mywork 映射逻辑库work至物理库mywork： vmap mywork work vmap work mywork 编译design至work库： vlog Lab1.v 编译testbench至work库： vlog Lba1_TB.v 启动仿真工具仿真： vsim Lba1_TB 二．简答题（共45分） 1．简述下述Verilog语句的含义（所有信号均为1bit位宽；有时序信息时请同时说明时序含义，若需要用式子表达，可用X(t)表达“t时刻时X的值”；可均从0时刻描述）（本题10分，每个2分） （1） assign #10 out = in1 in2 ; out(10)=in1(10)in2(10) （2） assign out = # 5 in1 | in2 ; out(5)=in1(0)in2(0) （3） or #（1，2，3） or_inst（o，in1，in2）； 上升延时为1个单位，下降延时为2个单位，关断延时为3个单位，0=in1|in2； （4） `timescale 1ns / 100ps 单位为纳秒，精度为100皮秒； （5） reg [7:0] led_out; 代码片段：led_out[7:0] = {led_out[6:0],led_out[7]}; 实现循环左移功能； 2. 假设design为Lab1.v，顶层模块名为Lab1；TestBench为Lab1_TB.v，顶层模块名为Lab1_TB，简述使用QuartusII工具的FPGA实现、验证操作步骤。（本题10分） 1.新建库，next，选中Lba1,next，2.processing/Start/Start analysis，3.assignment/pin planner/location，4.processing/Start complication5. C/altera/91/quartus/drivers/usb.blaster,6.tools/programer/Hardware USB –blaster/setup/Lab1.sof,点击Start即可 3. 简述有限状态机FSM分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？FSM的三段式描述风格中，三段分别描述什么？（本题10分） Mearly型，Moore型；前者与输入与当前状态有关，而后者只和当前状态有关；Binary，Gray，One-Hot编码；分别为状态保存，状态切换，输出； 4. 基于FPGA的设计流程大体可分为：design设计--synthesis综合--fit适配--配置FPGA，请简要描述综合、适配、配置过程的主要功能。（本题5分）