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HDL语言硬件设计 第五章 门级建模 Verilog模型可以是实际电路不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： （1）系统级(system) （2）算法级(algorithmic) （3）RTL级(Register Transfer Level): （4）门级(gate-level): （5）开关级(switch-level) 当前的数字电路设计，绝大多数都是建立在门级或更高的抽象层次上的。在门级抽象层次上，电路是用表示门的术语来描述的，如用and（与门），nand（与非门）等来描述。这种设计方法对于具有数字逻辑设计基础知识的用户来说是很直观的，在Verilog描述和电路的逻辑图之间存在着一一对应的关系。 5.1 门的类型 Verilog语言中常用的门包括如下几种（以二输入为例）： 在Verilog语言中，我们可以调用（实例引用）这些逻辑门来构造逻辑电路。在门的实例引用中，输入端口的数目可以超过两个，这时只需将输入端口全部排列在端口列表中即可，Verilog会根据输入端口的数目自动选择引用合适的逻辑门。注意，在门级原语实例引用的时候，我们可以不指定具体实例的名字，这一点为设计师编写需要实例引用几百个门的模块提供了方便。 格式： 门的类型[驱动能力延时]门实例1[，门实例2，…门实例n]; 2