地大EDA实验报告.doc

EDA实验报告 班级： 姓名： 学号： 指导老师：雷波 实验一 3-8译码器的实现 1.1 3-8译码器的文本描述 代码如下： library ieee; use ieee.std_logic_1164.all; entity program1 is port (A,B,C:in std_logic; D0,D1,D2,D3,D4,D5,D6,D7:out std_logic); end entity program1; architecture one of program1 is signal abc :std_logic_vector(2 downto 0); signal D :std_logic_vector(7 downto 0); begin abc = ABC; process(abc) begin case abc is when 000=D when 100=D when 010=D when 110=D when 001=D when 101=D when 011=D when 111=D when others = null; end case; end process; D0=D(7);D1=D(6);D2=D(5);D3=D(4); D4=D(3);D5=D(2);D6=D(1);D7=D(0); end architecture one; 1.2 真值表 表1-2 3-8译码器真值表 A B C D7 D6 D5 D4 D3 D2 D1 D0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 1.3 仿真结果 图1.3 仿真波形图 实验二 扫描电路设计 2.1 原理图 图2.1 原理图 2.2 片选模块仿真（图2.1中模块1） 2.1.1 文本代码 library ieee; use ieee.std_logic_1164.all; entity program2 is port (A,B,C:in std_logic; D0,D1,D2,D3,D4,D5,D6,D7:out std_logic); end entity program2 ; architecture one of program2 is signal abc :std_logic_vector(2 downto 0); signal D :std_logic_vector(7 downto 0); begin abc = ABC; process(abc) begin