第7章综合计时系统的设计与分析7.3主要VHDL源程序-Read.pptVIP

第7章 综合计时系统的设计与分析 7.1 系统设计要求 7.2 系统设计方案 7.3 主要VHDL源程序 7.4 系统仿真/硬件验证 7.5 设计技巧分析 7.6 系统扩展思路 7.1 系统设计要求 设计一个综合性的计时系统，要求能实现年、月、日、时、分、秒及星期的计数等综合计时功能，同时将计时结果通过15个七段数码管显示，并且可通过两个设置键，对计时系统的有关参数进行调整。具体系统功能面板如图7.1所示。 7.2 系统设计方案 7.2.1 综合计时电路的设计 根据系统的设计要求，综合计时电路可分为计秒电路、计分电路、计时电路、计星期电路、计日电路、计月电路、计年电路等7个子模块，这7个子模块必须都具有预置、计数和进位功能，设计思想如下： (1) 计秒电路：以直接输入或由分频器产生的秒脉冲作为计秒电路的计数时钟信号，待计数至60瞬间，进位，计分电路加1，而计秒电路则清零并重新计秒。 (2) 计分电路、计时电路：其设计思想与计秒电路类似。 (3) 计星期电路：将计时电路产生的进位脉冲信号作为计星期电路的计数时钟信号，待计数至7瞬间，计星期电路返回1重新开始计数。 (4) 计日电路：将计时电路产生的进位脉冲信号作为计日电路的计数时钟信号，通过系统辨认，确定本月总天数X(包括28、29、30、31四种情况)，待计数至X＋1瞬间，进位，计月电路加1，而计日电路返回1重新开始计数。 (5) 计月电路：将计日电路产生的进位脉冲信号作为计月电路的计数时钟信号，待计数至12瞬间，进位，计年电路加1，而计月电路返回1重新开始计数。 (6) 计年电路：将计月电路产生的进位脉冲信号作为计年电路的计数时钟信号，待计数至100瞬间，计年电路返回0重新开始计数。 CNT60计数模块是一个多用计时模块，它既可作为计秒电路调用，又可作为计分电路、计时电路调用。图7.2是其输入、输出端口图。其中，输入信号LD为置数控制信号，低电平有效；输入信号CLK为计数时钟信号；输入信号DATA为待预置数；输出信号NUM为计数结果；输出信号CO为计数溢出信号。 CNT60的主要VHDL程序段如下： IF(LD=0) THEN NUM=DATA; ELSIF CLKEVENT AND CLK=1 THEN IF NUM=111011 THEN --59 NUM=000000;CO=1; ELSE NUM=NUM+1;CO=0; END IF; END IF; CNT30的主要VHDL程序段如下： IF(LD=0) THEN NUM=DATA; ELSIF CLKEVENT AND CLK=1 THEN MAX_DAYS=TOTAL_DAYS; IF NUM=TOTAL_DAYS THEN --99 NUM=00001;CO=1; ELSE NUM=NUM+1;CO=0; END IF; END IF; 7.2.2 显示控制电路的设计 本设计显示需要使用的是15个七段显示数码管。在计时结果显示电路中，七段数码管显示部分是一个不容忽视的环节，如若处理不得当，可能引起系统功率过大，产生散热问题，严重时甚至会导致系统的烧毁。为了解决好以上问题，下面就对七段数码管显示电路做简要的分析和介绍。 通常点亮一个LED所需的电流是5～50 mA，通电的电流愈大，LED的亮度愈高，相对的也会使其寿命缩短。一般以10 mA的导通电流来估算它所必须串联的阻值，其计算方式参考图7.4所示。 七段显示器可分为共阳极、共阴极型两种，它们都可以等效成8个LED的连接电路，其中图7.5就是共阴极型七段显示器的等效电路和每节LED的定义位置图。 根据以上设计思想，本系统的数据显示电路可分为两个子模块： (1) 显示控制电路XSKZQ：负责完成数据选择扫描及数码管位选择信号的产生，数据扫描选择输出，对于选择的数据进行BCD码转换等功能； (2) 显示译码电路：将用于显示的BCD码数据进行译码。 XSKZQ的输入、输出端口如图7.6所示。其中，输入信号CLK_SCAN