DDR的PCB走线.docVIP

在原理上1，给足DDR 2.5V电源足够的滤波 10UF 大电容每颗RAM需要一个。2，0.1UF与1nF电容半对半数放置。3，REF上拉电源保证足够的滤波，容值的选择同上。并在源端串磁珠。4，CLK 在源端串电阻，并接电容到地。若是两颗ram，CLK之间需在IC接收端并电阻(100-200),也可在此处上下拉。5，DDR的所有的线在源端匹配（串电阻），DATA, ADDRESS,CLK,DQS,DM,CLKE,WE,CS,RAS,CAS.6，DQS DM CLK 源端电阻必须是单颗的，不得用排阻。7,DDR附近的走线，为了避免被串扰，中速线串电阻，低速线串磁珠滤波处理！在 PCB layout上1，首先看CPU他的DDR pin是否良好，大公司或者成熟的产品他的pin定义是非常合理的。我们需要他的线都能完整扇出，以保证我们的layout。2，所有的DDR线 如果能走到全部走到内层，只留器件在表层，最好，这种情况下需要考虑打孔个数，换层不要太多。这里强调data 线，CLK线， DQS DM线。3，每一组data线 ，DQS，DM线都必须走在一个区域，且参考相同的GND层，这些线最大可能走同一层，第三层建议走。出于空间或打孔过多的原因，可以适当放置表层。每颗RAM有两组这样的线。4，DDR的区域必须是完整的GND平面来参考，cost down压力下，可适当考虑power，不建议这么做。5，DQS DM CLK 走线时控制4W原则。6，DDR高速线跨层时，在附近留GND贯穿孔。保证信号足够完好的回流。7，DDR周边的线应尽量远离此高速区域！ 大家在谈到DDR的时候，都说按guidline来就行了，可实际的情况，并非那么简单。IC本身可能就不成熟，造成pin定义凌乱，导致走线无法正常扇出。空间的限制，造成区域太小，造成串扰的影响太大，最可怕的是串扰到低速线上。cost down的压力使层数受限，EMC问题更加突出. 当IC能够完整扇出的时候，对于Data线可以走表层，但clk，DQS， DM 坚决走内层！！ DDR，DDR2的时序要求一般比较高，所以对于时钟、地址控制线、数据、DQS等的等长要求较高。 以下简单说一下DDR，DDR2的等长布线要求- DDR时钟（查分）:一般要求差分阻抗100欧。线宽、间距需要根据叠层结构计算出来，与其他走线的间距要满足3w规则；必需精确匹配差分对走线误差，允许在＋30mil以内。 DDR地址、片选及其他控制线：单端阻抗50欧。应走成菊花链状拓扑，可比ddrclk线长1000－2500mil，绝对不能短。 DDR数据线，ddrdqs，ddrdm线：单端阻抗50欧。最好在同一层布线。数据线与时钟线的线长差控制在50mil内。其中要特别注意DQS的走线，要满足3W规则。(P7Y;N0E;H-r+G其中PCB走线阻抗都要根据实际的叠层结构计算。 /blog/?p=809 首先区别DDR SDRAM与SDRAM： ????? SDRAM在一个时钟周期内只传输一次数据，它是在时钟的上升期进行数据传输；而DDR则是一个时钟周期内传输两次数据，在时钟的上升期和下降期各传输一次数据。 SDRAM的工作电压为3.3V，而DDR的工作电压为2.5V； ????? SDRAM采用公共时钟同步，公共时钟同步是指在数据的传输过程中，总线上的驱动端和接收端共享同一个时钟源，在同一个时钟缓冲器(clock buffer)发出同相时钟的作用下，完成数据的发送和接收。 ????? DDR SDRAM采用源同步，源同步就是指时钟选通信号clk伴随发送数据一起由驱动芯片发送。所以在DDR的控制端需要有延迟补偿电路。 ????? SDRAM关心建立时间，而DDR关心保持时间，DDR比SDRAM要求有更短的信号建立保持时间、更干净的参考电压、更紧密的走线匹配和新的I／O口信号，并且需要合适的终端电阻匹配。因此在布线的时候注意等长布线。关于建立时间和保持时间的概念详见附录。 ? DDR布线应注意的问题： ????? 内存的作用是用来存储数据的，写入1读出1，写入0读出0，因此必须保证数据访问正确。产生数据访问错误的情况主要有如下两种： 1、判决错误，0判成1，1判成0。可能参考电平不准(为什么不准？信号线内阻造成的压降)，也可能是加性干扰，或者阻抗不匹配引起信号畸变。 2、时序错误，不满足建立/保持时间，或者采样点相位错误，不在有效信号位置上。触发器需要维持一段时间的能量供给才能正常工作，这个时间就是建立/保持时间。 只要解决好这两个问题，保证内存正确访问，内存电路就设计成功了。 ????? 为了满足建立保持时间，同频同相，采样正确，我们对走线的布线要求是：等长布线。但