数字逻辑设计与应用 课程设计.docVIP

《数字逻辑设计与应用》 课程设计 光电信息学院 篮球30s可控计时器设计。 具体要求：1）具有30s计时、显示功能； 2）设置外部操作开关，控制计时器的直接清零、装数、启动和暂停/连续功能； 3）30s倒计时，其计时间隔为1s； 4）计时器递减计时到零时显示器不能灭灯，同时发出报警信号； 5）能解除报警信号； 6）画出该电路的电路图，用Verilog HDL设计此电路，并进行仿真。 二、设计篮球30s可控计时器原理 包括10分频器、30s可控递减计时器及报警电路。30s可控递减计时器是系统的核心部件，由外部开关键进行清零（CR）直接控制减计时器得复位和解除报警；开关键置数LD低电平有效，则预置30s可控计时器的输出变量QH[3..Q0]和QL[3..Q0]分别为0011和0000，即置数功能；启动递减计时器和暂停/连续是由开关键使能S来控制，S=1作递减计时，S=0做保持。 三、源程序 （1）30s篮球可控计时器设计 module basketball(CPB,L,QH,QL,CPA,S,LD,CR); output[3:0] QH,QL; output CPB,L; input S,LD,CR; input CPA; reg[3:0] QH,QL; reg CPB; reg L; reg[3:0] i; reg QC; always @(posedge CPA) //10分频 begin if (S==0)CPB=CPB; else if (i==9) begin i=0;CPB=1;end else begin i=i+1;CPB=0;end end always @(posedge CPB or negedge LD or negedge CR) //实现30s可控计时器的功能 begin if(!CR) begin QH[3:0]=0;QL[3:0]=0;QC=0;end else if (!LD) begin QH[3:0]=3;QL[3:0]=0;QC=1;L=0;end else if ((QH==0)(QL==0)) begin QH[3:0]=0;QL[3:0]=0;L=QC;end else if (QL[3:0]==0) begin QL[3:0]=9;QH[3:0]=QH[3:0]-1;end else begin QL[3:0]=QL[3:0]-1;QH[3:0]=QH[3:0];end end endmodule （2）24s篮球可控计时器设计 module basketball(CPB,L,QH,QL,CPA,S,LD,CR); output[3:0] QH,QL; output CPB,L; input S,LD,CR; input CPA; reg[3:0] QH,QL; reg CPB; reg L; reg[3:0] i; reg QC; always @(posedge CPA) //10分频 begin if (S==0)CPB=CPB; else if (i==9) begin i=0;CPB=1;end else begin i=i+1;CPB=0;end end always @(posedge CPB or negedge LD or negedge CR) //实现30s可控计时器的功能 begin if(!CR) begin QH[3:0]=0;QL[3:0]=0;QC=0;end else if (!LD) begin QH[3:0]=2;QL[3:0]=4;QC=1;L=0;end else if ((QH==0)(QL==0)) begin QH[3:0]=0;QL[3:0]=0;L=QC;end else if (QL[3:0]==0) begin QL[3:0]=9;QH[3:0]=QH[3:0]-1;end else begin QL[3:0]=QL[3:0]-1;QH[3:0]=QH[3:0];end end endmodule 四、编译和仿真波形 图1: 24s篮球可控计时器设计仿真图