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emacs auto用法 介绍verilog-mode的一个ppt：/papers/verilog-mode_veritediumpdf。它的官方网站：/wiki/verilog-mode（应该是吧，没仔细考证） 电脑跑仿真，还得挺长时间的，顺便把用emacs写verilog的方便之处大概总结一下吧，我只能说：太方便了！ 以前用verilog-mode也就用个/*AUTOARG*/、/*AUTOWIRE*/、/*AUTOSENSE*/、/*AUTOINST*/之类的，写个小工程基本也足够了。后来开始用/* AUTO_TEMPLATE*/、/*AUTOINSERTLISP*/，发现这个大大提高工作效率：有一个1000行左右的verilog模块（主要是例化了很多其他模块），用verilog-mode只写了100行，然后等着自动生成就行了。虽说也可以copy-paste，然后再改改，不用真写1000行，但这个工作量也不小，也有容易出错。 verilog-mode大概有这么几个作用吧（代码摘自/projects/verilog-mode/wiki/Verilog-mode_veritedium）： 注意：左边是需要写的，右边是C-c a自动生成的。 1 自动生成组合逻辑敏感列表 /*AUTOSENSE*/ always @ (/*AUTOSENSE*/) begin outin = ina | inb; out = outin; end always @ (/*AUTOSENSE*/ina or inb) begin outin = ina | inb; out = outin; end 2 自动生成端口 /*AUTOARG*/ module ex_arg (/*AUTOARG*/); input i; output o; endmodule module ex_arg (/*AUTOARG*/ // Outputs o, // Inputs i); input i; output o; endmodule 3 自动例化 /*AUTOINST*/ module fanout (o,i) input i; output [31:0] o; wire [31:0] o = {32{i}}; endmodule module ex_inst (o,i) input i; output [31:0] o; fanout fanout (/*AUTOINST*/); endmodule module fanout (o,i) input i; output [31:0] o; wire [31:0] o = {32{i}}; endmodule module ex_inst (o,i) output o; input i; fanout fanout (/*AUTOINST*/ // Outputs .o (o[31:0]), // Inputs .i (i)); endmodule 4 模板 /*AUTO_TEMPLATE*/，注意下面的@，和例化的序号（如下面的ms2中的2)是一致的 /* psm_mas AUTO_TEMPLATE ( .PTL_MAPVALIDX (PTL_MAPVALID[@]), .PTL_BUS (PTL_BUSNEW[]), ); */ psm_mas ms2 (/*AUTOINST*/); /* psm_mas AUTO_TEMPLATE ( .PTL_MAPVALIDX (PTL_MAPVALID[@]), .PTL_BUS (PTL_BUSNEW[]), ); */ psm_mas ms2 (/*AUTOINST*/ // Outputs .INSTDATAOUT (INSTDATAOUT), .PTL_MAPVALIDX (PTL_MAPVALID[2]), // Templated .PTL_BUS (PTL_BUSNEW[3:0]), // Templated 5 lisp模板 /*AUTO_TEMPLATE*/，注意下面的@，后面可以跟一些lisp代码，比如上