课件第5章 计数器vhdl描述.pptVIP

五、带进制的计数器 前面几个实验中，计数最高值都受计数器输出位数的限制，当位数改变时，计数最高值也会发生改变。如对于8位计数器，其最高计数值为，即每计255个脉冲后就回到；而对于16位计数器，其最高计数值为“FFFFH”，每计65 535个时钟脉冲后就回到“0000H”。 * 时钟输入端：clk； 计数输出端：Q； 同步清零端：clr； 同步使能端：en； 加载控制端：load； 加载数据输入：din。 * VHDL源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count128 IS PORT(clk : IN STD_LOGIC; clr, en, load: IN STD_LOGIC; din : IN STD_LOGIC_VECTOR(7 DOWNTO 0); q : BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0)); END count128; * ARCHITECTURE a OF count128 IS BEGIN PROCESS(clk) BEGIN IF clkevent AND clk=1 THEN IF clr=