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可编程器件报告
实验一: 用VHDL设计实现逻辑表达式所对应的逻辑门电路
实验程序：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity example3_2 is
port(a,b,c,d,e,f,g:in std_logic;
f1,f2,f3,f4,f5,f6,f7: out std_logic);
end example3_2;
architecture behav of example3_2 is
begin
f(0)=(a and b ) or (b and c) or(not b and not c);
f(1)=(a and b and c) or not(not a or not b or not c);
f(2)=(a xor b xor c) or (not(d) and (a or c));
f(3)=not((a and b) xor (c and d)) or((a and b and d) xor (b and c and d));
end behav;
仿真波形：
实验结论：
从仿真波形图可以看出，仿真结果完全逻辑表达式所对应的门逻辑电路。
实验二: 设计一个8线—3线有限编码器。
实验程序：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity example3_4 is
port(sin:in std_logic;
i:in std_logic_vector(7 downto 0);
a:out std_logic_vector(2 downto 0);
e,s:out std_logic);
end example3_4;
architecture behave of example3_4 is
begin
process(sin,i)
begin
if sin=1then
a=111;e=1;s=1;
else
if i(7)=0 then
a=000;e=0;s=1;
elsif i(6)=0 then
a=001;e=0;s=1;
elsif i(5)=0 then
a=010;e=0;s=1;
elsif i(4)=0 then
a=011;e=0;s=1;
elsif i(3)=0 then
a=100;e=0;s=1 ;
elsif i(2)=0 then
a=101;e=0;s=1 ;
elsif i(1)=0 then
a=110;e=0;s=1;
elsif i(0)=0 then
a=111;e=0;s=1;
else
a=111;e=1;s=0 ;
end if;
end if;
end process;
end behave;
波形仿真：
实验总结：
从仿真波形可以看出，该波形完全符合8线—3线有限编码器真值表的要求。
实验三：设计一个半导体数码管的七段显示译码器。
实验程序：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity example3_6 is
port(hex:in std_logic_vector(3 downto 0);
segment:out std_logic_vector(6 downto 0));
end example3_6;
architecture behave of example3_6 is
begin
with hex select
segment=1111001 when 0001,
0100100when 0010,
0110000when 0011,
0011001when 0100,
0010010when 0101,
0000010when 0110,
1111000when 0111,
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