硬件描述模块设计设计一个状态机统计各分数段学生的个数.doc

模块设计 课程名称： 硬件描述语言 姓 名： 系： 机电与工程系 专 业： 电子科学与技术 年 级： 2014级 学 号： 指导教师： 职 称： 讲师 2017年 4月 20日 福建农林大学金山学院模块设计报告 系：信息与机电工程系 专业：电子科学与技术 年级：2014级； 姓名： 学号： ；姓名： 学号： 姓名： 学号： ；问题：module?cfsm(A,a,b,c,d,e,z,clk,reset);input?clk,reset;input?[7:0]A;output?[7:0]a;output?[7:0]b;output?[7:0]c;output?[7:0]c;output?[7:0]d;output?[7:0]e;output?z;reg?[7:0]a;reg?[7:0]b;reg?[7:0]c;reg?[7:0]d;reg?[7:0]e;reg?z;always@(posedge?clk)if(A=60A=100)beginz=1;endelsebeginz=0;endalways@(reset?or?A)beginif(!reset)begina=8h0;b=8h0;c=8h0;d=8h0;e=8h0;endelsebeginif(A=100A=90)a=a+1;else?if(A=89A=80)b=b+1;else?if(A=79A=70)c=c+1;else?if?(A=69A=60)d=d+1;elsee=e+1;endendendmodule 测试程序：`timescale?1ns/1nsmodule?cfsm_test;reg?clk,reset;reg?[7:0]A;wire?[7:0]a,b,c,d,e;initialbeginA=0;clk=0;reset=1;#25??reset=0;#70??reset=1;endalways?#50?clk=~clk;always@(posedge?clk)begin?A={$random}%101;endinitialbegin?#10000?$stop;endcfsm?m(.clk(clk),.A(A),.a(a),.b(b),.c(c),.d(d),.e(e),.z(z),.reset(reset));endmodule 图：