状态机FSM设计.pptVIP

4 状态机的状态编码 4.2 顺序编码 表2 编码方式 状 态 顺序编码 一位热码编码 STATE0 000 100000 STATE1 001 010000 STATE2 010 001000 STATE3 011 000100 STATE4 100 000010 STATE5 101 000001 * 【例8】 ... SIGNAL CRURRENT_STATE,NEXT_STATE: STD_LOGIC_VECTOR(2 DOWNTO 0 ); CONSTANT ST0 : STD_LOGIC_VECTOR(2 DOWNTO 0) := 000 ; CONSTANT ST1 : STD_LOGIC_VECTOR(2 DOWNTO 0) := 001 ; CONSTANT ST2 : STD_LOGIC_VECTOR(2 DOWNTO 0) := 010 ; CONSTANT ST3 : STD_LOGIC_VECTOR(2 DOWNTO 0) := 011 ; CONSTANT ST4 : STD_LOGIC_VECTOR(2 DOWNTO 0) := 100 ; ... * 4 状态机的状态编码 4.3 一位热码编码 一位热码编码方式选择对话框 * 5 非法状态处理 状 态 st0 St1 St2 St3 St4 st_ilg1 st_ilg2 st_ilg3 顺序编码 000 001 010 011 100 101 110 111 表3 剩余状态 WHEN st_ilg1 = next_state = st0; WHEN st_ilg2 = next_state = st0; ... * 【例9】 ... TYPE states IS (st0, st1, st2, st3，st4， st_ilg1，st_ilg2 ，st_ilg3); SIGNAL current_state, next_state: states; ... COM：PROCESS(current_state, state_Inputs) -- 组合逻辑进程 BEGIN CASE current_state IS -- 确定当前状态的状态值 ... WHEN OTHERS = next_state = st0; END case; * 【例10】 ... alarm = (st0 AND (st1 OR st2 OR st3 OR st4 OR st5)) OR (st1 AND (st0 OR st2 OR st3 OR st4 OR st5)) OR (st2 AND (st0 OR st1 OR st3 OR st4 OR st5)) OR (st3 AND (st0 OR st1 OR st2 OR st4 OR st5)) OR (st4 AND (st0 OR st1 OR st2 OR st3 OR st5)) OR (st5 AND (st0 OR st1 OR st2 OR st3 OR st4)) ; * 作业 FSM设计：利用FSM实现一个SPI接口，给出VHDL程序，并进行时序仿真，给出仿真结果。 检索资料，说明一下FSM的各种可能用途，并给出几个例子 检索IDT7202器件的资料，简要说明该器件的用途，并设计一个FPGA-FPGA数据交换的例子，给出电路图，并说明工作原理，计算出系统的最大数据吞吐量 FPGA设计均采用QUARTUS II完成。 * 状态机(FSM) 设计 * FSM定义 Finite state machine,表示有限个状态及其在这些状态直接的转移和动作等行为的一种数学模型 状态存储过去的信息 输出取决于过去输入部分和当前输入部分的时序逻辑电路 状态机中必须包括寄存器 * 状态机(State Machine)是一类很重要的时序电路，是很多数字电路的核心部件，是大型电子设计的基础。状态机相当于一个控制器，它将一项功能的完成分解为若干步，每一步对应于二进制的一个状态，通过预先设计的顺序在各状态之间进行转换，状态转换的过程就是实现逻辑功能的过程。 状态机有摩尔(Moore)型和米立(Mealy)型两种。 Moore型状态机的输出信号只与当前状态有关； Mealy型