Verilog设计与综合中的陷阱.pptVIP

8 复位电路设计问题与改进 // example_10_17 // 异步复位同步释放例子 module async_rst_sync_recover ( output o_rst_sync, input i_clk, input i_asyn_rst_n ); reg sync_rst_r0; reg sync_rst_r1; assign o_rst_sync = sync_rst_r1; always @(posedge i_clk or negedge i_asyn_rst_n) begin if (~i_asyn_rst_n) begin // 异步复位阶段 sync_rst_r0 = 1b0; sync_rst_r1 = 1b0; end else begin 8 复位电路设计问题与改进 sync_rst_r0 = 1b1; // 同步复位阶段 sync_rst_r1 = sync_rst_r0;