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5.4 常用的Verilog测试语句 1. $display/$monitor //在终端上打印信号的ASCII值 initial begin $timeformat (-9,1, “ns”,12); //设置输出时钟格式 $display(“stime clk rst pause ms_h ms_l s_h s_l m_h m_l”); //显示输入的字符串 $monitor(“%t %b %b %b %b %b %b %b %b”, //设置输出信号格式 $realtime,clock,reset,pause,ms_h,ms_l,s_h,s_l,m_h,m_l); //指定输出的信号 end $display是将函数内部双引号中的字符串输出在终端上。而$monitor则不同，它的输出是事件驱动的。在例子中，$monitor信号列表中的$realtime信号变化会触发终端显示事件的发生，该信号被设计者对应到仿真时间中，每次$monitor的触发将会把信号列表中的信号值显示在终端中。 $monitor语句中的“%”用于定义信号列表中信号的输出格式。例如，%t将信号按照时间格式输出，%b将信号按照二进制格式输出。另外Verilog HDL语言还提供了其它的输出格式，比如%h为十六进制输出，%d为十进制输出，%o为八进制输出等。 5.4