数字电路Verilog HDL语言技术基础.pptVIP

（2）同步置位与清零 对于同步置位与清零的触发器，其置位和清零信号是在时钟信号的有效沿发挥作用的，描述这些触发器的always块的敏感信号只有时钟，但是在块内总是首先检查置位和清零信号。对于高电平置位清零的同步触发器，有如下格式： always @ ( posedge clk) //敏感信号表中只有时钟沿 begin if (reset) begin /* 触发器清零*/ end else if (set) begin /* 触发器置位*/ end else begin /* 时钟逻辑*/ end end 7 Verilog HDL语言描述状态机 Verilog HDL中常用always块和case语句描述状态机。状态机描述一般可分为次态逻辑、输出逻辑和状态寄存器三部分。 1．状态机描述 ① Verilog中需要定义寄存器变量，并进行状态编码。 定义寄存器变量分现态与次态，例如： reg [1:0] state,next_state; //定义位宽为2的寄存器信号state和next_state 使用参数语句定义状态编码，例如： parameter s0 = 2‘b00,s1 = 2’b01, s2 = 2‘b10, s3 = 2’b11;//只能用1个参数语句定义状态编码 ② 使用always语句描述状态寄存器的状态