Verilog HDL时序逻辑建模系统设计.pptVIP

* 时序逻辑建模 学习指南 【知识目标】 （1） 掌握时序电路的基本概念和含义； （2） 掌握如何用Verilog行为描述语句表示寄存器和锁存器； （3） 掌握如何用Verilog描述有限状态机； （4） 理解同步时序逻辑设计的概念； （5） 掌握多种典型时序电路的Verilog描述。 【技能目标】 （1） 熟练使用Verilog构建各种寄存器、锁存器和基本的存储单元； （2） 熟练使用Verilog描述各种同步有限状态机电路； （3） 理解同步实现逻辑设计的重要性。 【重点难点】 （1） 如何避免在设计中产生意外的产生锁存器； （2） 如何设计可综合的时序逻辑； （3） 充分理解使用同步时序逻辑进行设计的意义和优缺点。 1 时序逻辑建模概述 时序逻辑电路，是指在Verilog HDL所描述的电路中，包含一个或多个存储单元。 这些存储单元可以是边沿触发的寄存器，或者是电平触发的锁存器。由于引入了 存储单元，时序逻辑电路具有“记忆”功能，可以记录当前时刻之前的输入激励情况 以及电路状态。因此，与组合逻辑不同的是，时序逻辑的输出同时取决于当前时刻 和以前时刻的输入。 图1 组合逻辑和时序逻辑共同构建数字系统 2 寄存器和锁存器的设计 寄存器和锁存器是时序逻辑电路中最基本的存储单元。本书中描述的锁存器和寄存器， 分别特指数字电路课程中介绍过的D锁存器和边