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* 各层次Verilog描述形式和电路建模 学习指南 【知识目标】 （1）掌握各抽象层次的Verilog HDL描述形式； （2）了解Verilog HDL描述形式和实际电路建模的区别和联系； （3）了解基础的Verilog HDL仿真机制。 【技能目标】 （1） 利用各抽象层次的Verilog HDL描述形式进行电路建模； （2） 掌握基础的Verilog HDL仿真机制。 【重点难点】 （1） Verilog HDL仿真机制； （2） 各种描述形式如何在仿真中实现电路功能。 1 基本的数字电路单元模块 图1 利用电路基本单元模块构建数字电路 对RTL代码进行综合的过程，就是试图用这些单元模块来构建与RTL代码功能相同的门级电路的过程。 在数字电路中常用的电路基本单元模块有：各种组合逻辑门、边沿触发的D触发器、D锁存器、RAM存储器等等。 1 基本的数字电路单元模块 图2 各种数字电路建模形式 (a)组合逻辑建模 (b)同步时序逻辑建模 (c)异步时序逻辑建模 2 各抽象层次的Verilog HDL描述形式 Verilog HDL的描述形式可概况分为：门级描述（或称层次化描述）、数据流描述 和行为描述。不同层次的描述形式通常都可以用来对同一个功能电路进行建模，即它 们综合处理的电路结构都是相同的。 图3 不同抽象层次Verilog HDL描述层次