16阶FIR滤波器verilogHDL代码.docVIP

下载本文档

24
0
约8.23千字
约 11页
2018-01-01 发布于河南
举报
版权申诉

16阶FIR滤波器verilogHDL代码.doc

1、本文档共11页，可阅读全部内容。
2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
5、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
6、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
7、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
8、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

16阶FIR滤波器verilogHDL代码

16阶FIR滤波器verilogHDL代码 //----------------------- // module description //----------------------- module fir( //input din, clock, reset, // dout ); //----------------------- // port declaration //----------------------- input [7:0] din; input clock; input reset; output [16:0] dout; //----------------------------------------------------- // signal declaration //----------------------------------------------------- reg [7:0] din_reg_00_8b; //移位寄存器 reg [7:0] din_reg_01_8b; reg [7:0] din_reg_02_8b; reg [7:0] din_reg_03_8b; reg [7:0] din_reg_04_8b; reg [7:0] din_reg_05_8b; reg [7:0] din_reg_06_8b; reg [7:0] din_reg_07_8b; reg [7:0] din_reg_08_8b; reg [7:0] din_reg_09_8b; reg [7:0] din_reg_10_8b; reg [7:0] din_reg_11_8b; reg [7:0] din_reg_12_8b; reg [7:0] din_reg_13_8b; reg [7:0] din_reg_14_8b; reg [8:0] sum_0_9b; //预相加结果 reg [8:0] sum_1_9b; reg [8:0] sum_2_9b; reg [8:0] sum_3_9b; reg [8:0] sum_4_9b; reg [8:0] sum_5_9b; reg [8:0] sum_6_9b; reg [8:0] sum_7_9b; wire [24:0] mult_0_25b; //乘法结果 wire [24:0] mult_1_25b; wire [24:0] mult_2_25b; wire [24:0] mult_3_25b; wire [24:0] mult_4_25b; wire [24:0] mult_5_25b; wire [24:0] mult_6_25b; wire [24:0] mult_7_25b; reg [27:0] mult_0_28b; //乘法结果 reg [27:0] mult_1_28b; reg [27:0] mult_2_28b; reg [27:0] mult_3_28b; reg [27:0] mult_4_28b; reg [27:0] mult_5_28b; reg [27:0] mult_6_28b; reg [27:0] mult_7_28b; reg [27:0] temp_1lev_1; //流水线加法寄存结果 reg [27:0] temp_1lev_2; reg [27:0] temp_1lev_3; reg [27:0] temp_1lev_4; reg [27:0] temp_2lev_1; reg [27:0] temp_2lev_2; reg [27:0] last_result; wire [15:0] dout; parameter [15:0] h0_16b = 16h0000; //抽头系数 parameter [15:0] h1_16b = 16h0065; parameter [15:0] h2_16b = 16h018F; parameter [15:0] h3_16b = 16h035A; par