16阶FIR滤波器verilogHDL代码.docVIP

16阶FIR滤波器verilogHDL代码 //----------------------- // module description //----------------------- module fir( //input din, clock, reset, // dout ); //----------------------- // port declaration //----------------------- input [7:0] din; input clock; input reset; output [16:0] dout; //----------------------------------------------------- // signal declaration //----------------------------------------------------- reg [7:0] din_reg_00_8b; //移位寄存器 reg [