SY87700L时钟芯片图.docVIP

SY87700L时钟芯片图 可工作于32～175Mbps的时钟和数据恢复芯片 SY87700L及其应用 摘要：SY87700L是MICREL公司推出的一种完整的、可将数据速率从32～175Mbps的NRZ数据流中进行恢复的反相不归零时钟恢复和数据重定时电路芯片，可广泛应用于SONET/SDH/ATM、高速英特网和其它所有的175Mbps以下速率结构的应用场合。文中介绍了SY87700L的主要特点、引脚功能、工作原理和应用电路。 关键词：时钟恢复 数据重定时 SONET SDH ATM SY87700L 1 概述 SY87700L是MICREL公司不久前推出的一款完整的、可将数据速率从32～175Mbps的NRZ数据流中进行恢复的时钟恢复和数据重定时反相不归零电路芯片。SY87700L器件可以广泛使用在SONET/SDH/ATM以及其它高速数据传输系统的应用中，以实现时钟恢复和数据重定时操作。 时钟恢复和数据重定时可用来为片内VCO直接引入数据流时提供同步。VCO的中心频率是由参考时钟频率和所选的分频比来控制的。而片上时钟则可通过频率乘法器PLL用比特率参考源来产生。 另外，SY87700L内部还具有一个链路故障检测电路。因而能够随时检测电路在链接方面的各种故障。 SY87700L的主要特点如下： ●可以从32～175Mbps的NRZ数据流中恢复时钟和数据； ●具有两个片上PLL，一个用于时钟的产生，另一个则用于时钟的恢复； ●参考频率可以选择； ●与SONET/SDH/ATM兼容； ●带有差分PECL高速串行I/O； ●可直接接收输入信号而无需使用外部缓冲器； ●内含链路故障检测电路； ●具有100k ECL兼容的I/O端口； ●可用3.3V电源电压供电，其工业级工作温度范围为-40～+85℃； ●具有28脚SOIC和32脚EP-TQFP两种封装形式。 2 引脚功能 SY87700L具有两种封装形式。采用28脚SOIC封装的SY87700L的引脚排列如图1所示，图2所示是采用32脚EP-TQFP封装的引脚排列。现以28脚SOIC封装为例，对其各主要引脚的功能说明如下： 1脚（VCCA）：模拟电路电压输入端。 2脚（LFIN）：链路故障指示TTL信号输出端。该脚的输出可用来显示输入数据流RDIN的状态。当输入数据流被器件内部的时钟恢复PLL锁定时，LFIN输出高电平信号；当CD为高且RDIN的输入频率处在接收PL的频率范围之内时，LFIN脚输出低电平。应当说明的是：LFIN脚的输出为异步输出。 3，26脚（DIVSEL1，DIVSEL2）：分频比选择输入端。根据DIVSEL1和DIVSEL2脚的不同入状态组合，可在8、10、16和20之间选择输出时钟频率和输入参考频率的比值。表1给出了具体的分频比选择方式。 表1 分频比选择方式 DIVSEL1 DIVSEL2 FRCLK/FREFCLK 0 0 8 0 1 10 1 0 16 1 1 20 4，5脚（RDINP，RDINN）：串行数据输入引脚。用来接收差分PECL串行数据流，以通过器件内部的接收PLL电路来恢复所需的时钟和数据，其数据速率可根据FREQSEL引脚的状态在5个频率范围中进行选择。 6，8，9脚（FREQSEL1～3）：输出时钟频率范围选择输入脚，通过这三个引脚的不同输入状态组合，可选择不同的输出时钟频率范围。具体的选择方式如表2所列。 表2 输出时钟频率范围选择 FREQSEL1 FREQSEL2 FREQSEL3 FVCO/FRCLK FRCLK数据速率（Mbps） 0 1 1 6 125～175 1 0 0 8 94～157 1 0 1 12 63～104 1 1 0 16 47～78 1 1 1 24 32～52 0 1 0 - 不确定 0 0 不考虑 - 不确定 7脚（REFCLK）：参考时钟输入脚。用于为系统提供一个时钟参考，以便在RDIN脚没有数据输入时，使器件中接收器PLL的中心频率保持恒定。 10脚（N/C）：悬空。 11，12脚（PLLSP，PLLSN）：时钟合成器PLL环路滤滤器接入脚，用于为时钟合成器PLL提供外部环路滤波。 13，14脚（GND）：接地引脚。 15，16脚（PLLRN，PLLRP）：时钟恢复PLL外部环路滤波器接入端。 17端（CLKSEL）：时钟选择引脚。用来选择从接收器PLL或频率合成器到TCLK输出的恢复时钟。当CLKSEL为高时，选择接收器锁相环的恢复时钟；当CLKSEL为低时，选择频率合成器到TCLK输出端的恢复时钟。 18，19脚（TCLKN，TCLKP）：时钟输出。当CLKSEL脚为高时，该脚的输出是恢复数据中采样的恢复时钟；当CLKSEL脚为低时，该脚的输出为从频率合成器中采样恢复时钟。 20，23脚（VCC