FPGA DDR2读写控制器时序代码.docVIP

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2018-01-01 发布于河南
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FPGA DDR2读写控制器时序代码.doc

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FPGA DDR2读写控制器时序代码

FPGA DDR2读写控制器时序代码以下是我写的一个单个数据写DDR的例子,用状态机来实现,已经通过验证. 大家可以参考! /*****************************************************************************/ //把Ram寄存器的16bytes数据写入ddr中 always @(posedge c3_clk0) begin if(c3_rst0 || !c3_calib_done) begin c3_p0_wr_en=1b0; c3_p0_wr_mask=16d0; c3_p0_wr_data=128d0; ddr_write_busy =1b0; c3_p0_cmd_en_w=1b0; c3_p0_cmd_instr_w=3d0; c3_p0_cmd_bl_w=6d0; c3_p0_cmd_byte_addr_w=30d0; ddr_write_state=write_idle; end else begin case(ddr_write_state) write_idle: begin c3_p0_wr_en=1b0; c3_p0_wr_mask=16d0; if(ddr_wr_req) //如果写DDR请求 begin ddr_write_busy=1b1; //ddr写数据忙标志 ddr_write_state=write_fifo; c3_p0_wr_data=ddr_wdata_reg; //准备写入DDR的数据 end end write_fifo: begin if(!c3_p0_wr_full) //如p0写fifo数据不满 begin c3_p0_wr_en=1b1; ddr_write_state=write_data_done; end end write_data_done: begin c3_p0_wr_en=1b0; ddr_write_state=write_cmd_start; end write_cmd_start: begin c3_p0_cmd_en_w=1b0; c3_p0_cmd_instr_w=3b010; //010为写命令 c3_p0_cmd_bl_w=6d0; //burst length为1个128bit数据 c3_p0_cmd_byte_addr_w=c3_p0_cmd_byte_addr_w+16; //地址加16 ddr_write_state=write_cmd; end write_cmd: begin if (!c3_p0_cmd_full)