EDA课程设计--频率计.docVIP

目录 摘要…………………………………………………………………………………Ⅱ 正文………………………………………………………………………………….1 1.设计目的和要求………………………………………………………………………...…1 2.设计原理………………………………………………………………………………….…1 3.设计内容…………………………………………………………………………………….1 摘要 此次设计的主要目的是学习掌握频率计的设计方法，掌握动态扫描输出电路的实现方法，学习较复杂的数字系统的设计方法。通过单位时间（1秒）内频率的计数来实现频率的设计。此次设计主要用四位十进制计数器，所以频率计数范围为1~9999Hz。量程有1KHz，1MHz两档，用LED灯指示。且读数大于9999时，频率计处于超量程状态，发出溢出指示，下次量程，量程自动增大一档。读数小时，频率计处于前量程状态，下次测量，量程自动减小一档。然后锁存防止闪烁显示，最后由译码扫描显示电路输出到数码管进行显示输出。并且下载后能够进行仿真频率的计数和静态显示。通过这次的设计能够更清楚的理解VHDL程序的描述语言，进行简单程序的编写和仿真。 关键词：EDA技术、频率、四位十进制、仿真、锁存显示 正文 1.设计目的和要求 设计原理 设计一个四位十进制频率计，首先需要一个测频控制电路来产生一个脉宽为1S的输入信号脉冲计数允许的信号；然后需要一个4位计数器进行计数，由于我们设计的是四位的十进制的频率计，所以还需要用4个十进制的加法计数器来构成所需要的计数器；在技计数完成之后还需要一个锁存器将计数值进行锁存，从而使显示的数值稳定。 3.2四位计数器设计 （1）输入完整的VHDL语言描述，具体描述如下。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT4B IS PORT (CLK : IN STD_LOGIC; RST : IN STD_LOGIC; ENA : IN STD_LOGIC; OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT4B; ARCHITECTURE behav OF CNT4B IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN P_REG: PROCESS(CLK, RST, ENA) BEGIN IF RST = 1 THEN CQI = 0000; ELSIF CLKEVENT AND CLK = 1 THEN IF ENA = 1 THEN CQI = CQI + 1; END IF; END IF; OUTY = CQI ; END PROCESS P_REG ; --进位输出 COUT=CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); END behav; (2) 模块图形符号及逻辑功能描述如图1所示。 图1 四位计数器结构体 仿真结果及分析，结果如图2所示。 图2 四位计数器仿真波形 分析：对照波形进行分析，结果正确说明设计无误。 3.3测频控制器的设计 （1）输入完整的VHDL语言描述，具体描述如下。 LIBRARY IEEE; --测频控制器 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY TESTCTL IS PORT ( CLKK : IN STD_LOGIC; -- 1Hz CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC); END TESTCTL; ARCHITECTURE behav OF TESTCTL IS SIGNAL DIV2CLK : STD_LOGIC; BEGIN PROCESS( CLKK ) BEG