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CMOs门阵列电路用封装外壳的研制 郑宏宇 赵平 王文琴 高尚通 郑升灵 信息产业部电子十三所 050051 摘要:己经研制开发出一种用于封装CMOS」「阵列电路的多层陶瓷外壳。本文将主要 介绍该外壳的设计及工艺技术。 1.引言 随着大规模集成电路向高密度、高速度和高可靠方向迅速发展，对封装外壳的各方 面性能提出了新的挑战。封装外壳作为器件与整个操作系统的重要连接界面，它的主 要功能有三点:第一，是为集成电路芯片提供输入和输出电通路:第二，导出半导体 芯片产生的热量;第三，为半导体芯片提供机械支撑和保护。因此，封装外壳的机、 电、热性能直接影响着器件水乎的发挥。 近年采，大规模CMOs门阵列电路发展很快。 国外 CMOs门阵列已达200万门，在 我国，20万门的CMOs门阵列电路正在开发研制之中 而8万门以下CMOs门阵列电路 已可批量生产，我们开发研制的针栅阵列PGA132集成电路外壳可用于万门至 10万门级 CMOs门阵列电路的封装。 2.工作原理 PGA王犯大规模集成电路外壳为氧化铝陶瓷与钨金属化高温共烧结构，经镀镍钎焊 引线，镀金，最终成为既可为集成电路芯片提供可靠机械支承和保护，又可通过外壳的 132根布线为芯片提供输入输出电通路，实现芯片与电路板的电连接。此外，PGA132 还可根据芯片需要焊接可以散热的热沉，为芯片提供散热通路。 3.外壳的主要设计 3 I结构设计 PGA132为腔体向下型多层陶瓷外壳，五层结构，外形尺寸符合IEC和KYOCERA 标准 (见图ill，为口35.56m=2，管脚节距2.54mm，排列为 14X14阵列3排。安装 芯片腔体尺寸为口10.4mm.PGA132是单层布线结构，布线密度较高。同时，结构设 计中，安装芯片腔体衬底为三层结构，增强了外壳搞机械冲击的能力。封口区和管芯 安装区不与任何管脚相连。 3.2电性能设计 众所周知，随着器件运行速度的加快，封装外壳的寄生参数将直接限制整个系统 的速度。信号线间的电容和藕合电感必将在信号传输中引起串扰。同时，信号线的低 导通电阻和线间的高绝缘度也是优质信号传输的必要条件。尤其 CMOs电路要求低的电 源和接地通道，以降低噪声。因此，，飞个参数必须同时设计。 754 3.2.1信号线导通电阻的设计计算 高密度封装外壳的布线由于导通电阻的 限制，线条多呈放射状。这样手工设计很难 精确地确定每根线条的方块数，而计算方阻 值。为解决这一问题，只有采用CAD技术， 用积分方程对放射状线条的电阻进行精确计 算 : ，=!Ra d! 二丛 ，nw+Aw 么.-I 、w w 柑 十 一 其中，R口为所用金属化浆料的方阻值 广汤 ummp}z46} 1,，分别为线条的长度与宽度。 3.2.2绝缘电阻设计 图1外形图 在布线时，不仅要充分考虑到外壳导通电阻，尽可能地加大线条宽度，同时 为保证绝缘电阻，还应确保一定的线条间距。因此在设计时根据现有工艺水平，需满 | 足外壳内引线线间距)0.2mm,线孔间距0.3mmo 1 3.2.3外壳线间电容的设计 | 1 外壳的引线间电容是结构参数，与基板介电常数、厚度和布线的几何尺寸有关口 | | 其值可利用微带线理论进行计算，每对信号线的线间电奔t以下二部分illtA,: | 。二0.0885L止wI Df H