第2章：Verilog基本语法.pptVIP

EDA技术与应用 主要内容 Verilog-HDL概述 模块的结构 数据类型 基本语法 学习目标 熟悉Verilog-HDL语言的基本概念 掌握Verilog-HDL语言的语法知识 一、 Verilog-HDL概述 使用HDL的优点 电路的逻辑功能容易理解； 便于计算机对逻辑进行分析处理； 把逻辑设计与具体电路的实现分成两个独立的阶段来操作； 逻辑设计与实现的工艺无关； 逻辑设计的资源积累可以重复利用； 可以由多人共同更好更快地设计非常复杂的逻辑电路（几十万门以上的逻辑系统）。 Top_Down设计思想 Verilog-HDL简介 VHDL－VHSIC Hardware Description Language。VHDL于 1987年成为IEEE标准。 Verilog-HDL简单易学，语法比较灵活。VHDL语法严谨，需要较长的时间学会。 Verilog HDL在系统抽象方面比VHDL略差，但在门级开关电路描述方面比VHDL强。 Verilog-HDL 的应用 ASIC和FPGA设计师可用它来编写可综合的代码。 描述系统的结构，做高层次的仿真。 验证工程师编写各种层次的测试模块对具体电路设计工程师所设计的模块进行全面细致的验证。 库模型的设计：可以用于描述ASIC 和FPGA的基本单元（Cell）部件，也可以描述复杂的宏单元（Macro Cell）。 系统级(system): 用高级语言结构实现设计模块的外部性能的模型。 算法级(algorithmic): 用高级语言结构实现设计算法的模型。 RTL级(Register Transfer Level): 描述数据在寄存器之间流动和如何处理这些数据的模型。 门级(gate-level): 描述逻辑门以及逻辑门之间的连接的模型。 开关级(switch-level): 描述器件中三极管和储存节点以及它们之间连接的模型。 技术指标： 用文字表示 用算法表示 用高级行为的Verilog模块表示 RTL/功能级： 用可综合的Verilog模块表示 门级/结构级： 用实例引用的Verilog模块表示 版图布局/物理级： 用几何形状来表示 Model的抽象层次 二、Verilog-HDL的模块 模块的结构 Verilog的基本设计单元是“模块”。一个模块由两部 分组成，一部分描述接口；另一部分描述逻辑功能， 即定义输入是如何影响输出的。 Verilog 模块的结构由在module和endmodule 关键词之间的四个主要部分组成： 端口信息： module block1(a, b, c, d ); 输入/输出说明 ： input a, b, c ; output d ; 内部信号： wire x; 功能定义： assign d = a | x ; assign x = ( b ~c ); endmodule 模块的端口声明了模块的输入输出口。 其格式如下: module 模块名(端口1，端口2，端口3，...)； 功能定义 用assign声明语句 assign a= b c; 用实例化元件 and u1(q, a, b); 用always语句块或者initial语句块 always @(posedge clk) beigin if(clr) q=1’b0; else q=a; end 手写描述一个模块，要求： 标识符就是用户为程序描述中的Verilog 对象所起的名字。 标识符必须以英语字母（a-z, A-Z）起头，或者用下横线符（ _ ）起头。其中可以包含数字、$符和下横线符。 标识符最长可以达到1023个字符。 模块名、端口名和实例名都是标识符。 Verilog语言是大小写敏感的，因此sel 和 SEL 是两个不同的标识符。 合法和非法标识符 合法的： shift_reg_a busa_index bus263 特别的标识符 空格和注释 Verilog 是一种格式很自由的语言。 空格在文本中起一个分离符的作用，别的没有其他用处。 单行注释符用 //********* 与C 语言一致 多行注释符用 /* ---------